реклама на сайте
подробности

 
 
2 страниц V  < 1 2  
Reply to this topicStart new topic
Uree
сообщение Sep 5 2011, 07:31
Сообщение #16


Знающий
******

Группа: Свой
Сообщений: 5 223
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



Цитата(gosu-art @ Sep 5 2011, 09:09) *
Мне просто топологию показать конструктору!


Топология в доке приведена, страница 7 и 13(для клоков). Да и остальные вещи, которые стоит соблюдать тоже описаны.
Прикрепленный файл  tn4614.pdf ( 638.41 килобайт ) Кол-во скачиваний: 659


Еще здесь есть полезные данные:
Прикрепленный файл  TN4717.pdf ( 592.56 килобайт ) Кол-во скачиваний: 497

Прикрепленный файл  TN4719.pdf ( 676.96 килобайт ) Кол-во скачиваний: 898

Прикрепленный файл  TN4720.pdf ( 407.73 килобайт ) Кол-во скачиваний: 408
Go to the top of the page
 
+Quote Post
Ant_m
сообщение Sep 5 2011, 09:31
Сообщение #17


Знающий
****

Группа: Свой
Сообщений: 756
Регистрация: 14-08-07
Из: Москва
Пользователь №: 29 765



Примеры топологии DIMM и SO-DIMM модулей c DDR3 есть на сайте JEDEC. Только регистрироваться надо. Для DIMM DDR2 есть даже файл платы, сделанный в allegro.
Go to the top of the page
 
+Quote Post
Uree
сообщение Sep 5 2011, 09:50
Сообщение #18


Знающий
******

Группа: Свой
Сообщений: 5 223
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



Ant_m, невнимательно читаете. Я уже ссылку на JEDEC привел. И не все там закрыто регистрацией, есть и свободно доступные вещи. Собственно я дизайны оттуда и стягивал... Не помогли правда, но это уже другой вопрос.
Go to the top of the page
 
+Quote Post
Ant_m
сообщение Sep 6 2011, 07:39
Сообщение #19


Знающий
****

Группа: Свой
Сообщений: 756
Регистрация: 14-08-07
Из: Москва
Пользователь №: 29 765



Uree
Прошу прощения за кросспост, по вашей ссылке не ходил, поэтому не видел что она ведет на jedec. laughing.gif

Просматривая дизайн DDR3 модулей обратил внимание что дифф. пара частоты синхронизации шунтируется конденсатором несколько пФ.
Так ли необходим этот конденсатор или можно обойтись без него? Тем более у меня топология простая: один контроллер - один чип памяти.
Понятно что нужно это смоделировать, но до этого дойду только через несколько недель, когда плата будет в более-менее готовом виде...
 Р В Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 83%
Прикрепленное изображение
976 x 407 (53.39 килобайт)
Go to the top of the page
 
+Quote Post
ClayMan
сообщение Sep 6 2011, 12:43
Сообщение #20


Знающий
****

Группа: Свой
Сообщений: 551
Регистрация: 3-09-10
Из: Беларусь, Минск
Пользователь №: 59 267



Цитата
Понятно что нужно это смоделировать, но до этого дойду только через несколько недель, когда плата будет в более-менее готовом виде...

А в HyperLynx LineSim если попробовать смоделировать подобную линию передачи? Это можно сделать и на этапе пред-топологического анализа по идее.
Go to the top of the page
 
+Quote Post
dmitry-tomsk
сообщение Nov 29 2011, 13:02
Сообщение #21


Знающий
****

Группа: Свой
Сообщений: 672
Регистрация: 18-02-05
Пользователь №: 2 741



Подскажите,пожалуйста,нужныди терминаторы на CKE и ODT?
Go to the top of the page
 
+Quote Post
Ant_m
сообщение Nov 29 2011, 17:01
Сообщение #22


Знающий
****

Группа: Свой
Сообщений: 756
Регистрация: 14-08-07
Из: Москва
Пользователь №: 29 765



Да, нужны.
Go to the top of the page
 
+Quote Post
dmitry-tomsk
сообщение Nov 29 2011, 19:34
Сообщение #23


Знающий
****

Группа: Свой
Сообщений: 672
Регистрация: 18-02-05
Пользователь №: 2 741



Цитата(Ant_m @ Nov 29 2011, 21:01) *
Да, нужны.

В руководстве на S-6 сказано 4.7 к на землю. Там что, не параллельная терминация?

И ещё, сколько рекомендуемый уровень кросстоков если замерять в HL?
Go to the top of the page
 
+Quote Post
Ant_m
сообщение Nov 30 2011, 05:35
Сообщение #24


Знающий
****

Группа: Свой
Сообщений: 756
Регистрация: 14-08-07
Из: Москва
Пользователь №: 29 765



Мы оба частично не правы wink.gif Извиняюсь вчера ответил почти не подумав.
ODT - терминация нужна.
CKE - резистор 4,7к в землю.

Цитата
For DDR3 memory devices, the RESET and CKE signals should each have a 4.7 kΩ
resistor to ground to ensure that these signals are Low during memory initialization.
• For DDR2 memory devices, the ODT and CKE signals should each have a 4.7 kΩ
resistor to ground to ensure that these signals are Low during memory initialization.


Вот еще, рекомендации на DDR3 интрефейс V6:
Цитата
The RESET and CKE signals are not terminated. These signals should be pulled down
during memory initialization with a 4.7 kΩ resistor connected to GND.
Go to the top of the page
 
+Quote Post
dmitry-tomsk
сообщение Nov 30 2011, 08:03
Сообщение #25


Знающий
****

Группа: Свой
Сообщений: 672
Регистрация: 18-02-05
Пользователь №: 2 741



Цитата(Ant_m @ Nov 30 2011, 08:35) *
Мы оба частично не правы wink.gif Извиняюсь вчера ответил почти не подумав.
ODT - терминация нужна.
CKE - резистор 4,7к в землю.



Вот еще, рекомендации на DDR3 интрефейс V6:

Спасибо!
Go to the top of the page
 
+Quote Post
dmitry-tomsk
сообщение Dec 1 2011, 19:24
Сообщение #26


Знающий
****

Группа: Свой
Сообщений: 672
Регистрация: 18-02-05
Пользователь №: 2 741



Кто-нибудь пробовал в Hyperlynx проверять SI? У меня в направлении плис память на dq всё в норме, а обратно провал какой-то огромный. Модель использовал ту что ise генерит. Никто не знает в чём дело?

 Р В Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 76%
Прикрепленное изображение
699 x 472 (63.24 килобайт)
Go to the top of the page
 
+Quote Post
gosu-art
сообщение Dec 2 2011, 05:05
Сообщение #27


Знающий
****

Группа: Свой
Сообщений: 555
Регистрация: 14-10-09
Пользователь №: 52 939



Я тоже пытался моделировать это дело http://electronix.ru/forum/index.php?s=&am...st&p=988558, только для SDRAM. И там так же в направлении FPGA<--SDRAM всякая хрень. Может у памяти более мощные буфера на выходе.
Go to the top of the page
 
+Quote Post
Ant_m
сообщение Dec 2 2011, 06:31
Сообщение #28


Знающий
****

Группа: Свой
Сообщений: 756
Регистрация: 14-08-07
Из: Москва
Пользователь №: 29 765



Проверяйте модели. Проблема либо в неправильном ODT, либо неправильный буфер в модели ПЛИС. Про модели Спартана сказать не могу, но например для Виртекса, модели SSTL15_DCI есть только вход и только выход. Двунаправленной модели нет. Поэтому приходится руками указывать нужную модель.

 Р В Р’ Р в‚¬Р В РЎВ˜Р В Р’µР Р…ьшено Р Т‘Р С• 86%
Прикрепленное изображение
1205 x 869 (289.62 килобайт)


З.Ы. Моделировано не в гиперлинксе. Индекс i - сигнал внутри корпуса(или на кристалле).
Go to the top of the page
 
+Quote Post
Alexer
сообщение Dec 7 2011, 15:38
Сообщение #29


Частый гость
**

Группа: Свой
Сообщений: 78
Регистрация: 15-08-06
Из: г. Таганрог
Пользователь №: 19 561



Для DDR3 вроде как на младший разряд повесили дополнительную функцию - участие в процедуре write-leveling: "The prime DQ for a x16 configuration is DQ0 for the lower byte and DQ8 for the upper byte. It outputs the status of CK sampled by LDQS and UDQS. All other DQ (DQ[7:1], DQ[15:9]) continue to drive LOW. Two prime DQ on a x16 enable each byte lane to be leveled independently (стр.119 прикрепленного документа)". Получается что младший разряд свапировать на другие разряды нельзя? Можно ли свапировать другие разряды внутри байта между собой?
Go to the top of the page
 
+Quote Post
Ant_m
сообщение Dec 8 2011, 06:00
Сообщение #30


Знающий
****

Группа: Свой
Сообщений: 756
Регистрация: 14-08-07
Из: Москва
Пользователь №: 29 765



Цитата(Alexer @ Dec 7 2011, 19:38) *
Для DDR3 вроде как на младший разряд повесили дополнительную функцию - участие в процедуре write-leveling: ...............
........... Получается что младший разряд свапировать на другие разряды нельзя? Можно ли свапировать другие разряды внутри байта между собой?


Вообще, вопрос конечно интересный biggrin.gif
Ответ такой - в общем виде у DQ0 и DQ7 DQ8 менять расположение нельзя. А если погрузиться в частности, то Spartan6 не поддерживает write-leveling santa2.gif Write-leveling требуется только тогда когда на шине адреса висит много микросхем памяти. Т. е к одному контроллеру подключено от 2-х микросхем. А это, для Spartan6 не возможно - у него даже нет сигнала CS# для памяти...

Так-что можете смело менять данные как вам угодно.
Go to the top of the page
 
+Quote Post

2 страниц V  < 1 2
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 17th July 2025 - 22:59
Рейтинг@Mail.ru


Страница сгенерированна за 0.0162 секунд с 7
ELECTRONIX ©2004-2016