Просто меняю в Квартусе в проекте чип с max3000 на MAX II, компилирую и анализирую в Waveform.
В схеме формируется сигнал /WE, он поступает на пин а так же через инвертор на вход разрешения TRI для перевода ног подключённых к шине данных в состояние выход.
Для MAX3000 вижу что пины на шине данных переходят в соотояние выход на ~8нс позже сигнала на пине /WE, т.е. во время заднего (нарастающего) фронта сигнала /WE на ш/д точно будет правильное значение.
А для MAX II ситуация прямо противоположна т.е. !!!
С чем это может быть связано?
Как с этим бороться?

с тем что макс2 это фпга с флешкой, а макс3000 цплд

переделкой проекта

А что переделывать?
На триггере задержать на 1 или 1/2 такта CLK сигнал разрешения для TRI?
или что-то более глобальное?

ну как минимум интерфейс %). а лучше всего сделать синхронный проект

Наверное придётся.
И еще один попутный вопрос: можно ли для формирования на пине сигнала длительностью 1/2 такта GlobalCLK применить такую (см.рис) схему?

я бы так не делал, лучше уж тогда два триггера работающих по разным фронтам использовать.

Вы сидите мастером на шине, а Z состоянием управляете в цикле wr.
Хотя по идее управление Z состоянием просится в цикле RD.
Тогда и нет смысла в триггерах для корректного управления буфером TRI в цикле RD.

Нельзя. Сигнал асинхронной установки должен быть снят за некоторое определённое время до фронта тактового сигнала, а у вас это произойдёт одновременно.


Сообщение отредактировал maksimp - Dec 5 2011, 10:36

А квартус всё пропускает и импульс формирует

А точнее? за какое такое "определённое время" ??? где узнать о оном ???

Это параметр recovery. В даташите есть таблица 5-15 на странице 83, но там этого параметра нет. Но он вероятно примерно такой же как setup, то есть около 300 пикосекунд.

Для MAX3000 в симуляторе импульса нет. Может быть, для MAX II просто везёт, может быть синтезатор такой умный и вставляет задержку.