Да.



Зачем ждать. Это будет всё равно либо "первый блин комом", либо образец, требующий усовершенствований, доработок и т.п.
Уже сейчас Vitaly_K и его соратники могли бы подумать над тем, как довести структуру своего ФД (из PDS) до функционала Частотно-Фазового детектора, т.е. без тех "примочек" что описаны в статьях по поиску частоты. Мне кажется это возможным. Это бы дало новый толчок развитию темы и возможно сильнее заинтересовало бы потенциальных разработчиков чипа.

Чем Вам не нравятся эти «примочки»?

Не считаете ли возможным заменить RS-триггеры (как парциальные детекторы) на сумму ЧФД (32 штуки) с общим для них ФНЧ?

однозначных и предельно простых ответов на Ваши вопросы я не знаю, потому что не могу кратко сформулировать. Например , Вы пишете "Пусть он будет ЧФД с накачкой. Тогда можно считать, что R1...."
если ЧФД с накачкой и токовым выходом , то R1=∞ и третий вопрос сразу закрывается. При этом передаточная функция фнч "идеализируется под оптимальную в смысле ФАПЧ " . Для не токового выхода ставится трансимпедансный усилитель , совмещенный с ПИФ. Так неспроста делают в скоростных ФАПЧах , где дифференциальные выходы ФД нагружены на низкоомные резисторы (для повышения быстродействия). Вам от этого не уйти, если хотите сделать хороший скоростной фапч. имхо.

я в курсе, но это вынужденное решение, надеюсь что может быть найдутся получше.

в 4раза (8pi/2pi)=4 . Это 12 децибел .
Чрезвычайно низкие шумы надо еще умудриться получить. Чем выше частота тактирования ЦАПа , тем сильнее сказываются фазовые шумы тактирования на шум на выходе.

А вот и не исключены. Частотный детектор макета не может повлиять ни на что кроме частоты предустановки. Поключившийся ФД вместо ЧД встанет на любой произвольный участок фазовой характеристики, если для данной частоты их более одного с нужным знаком наклона.

Ну да, аж на 12 дБ (16 раз по мощности) выше уровня тепловых шумов. Если у них (AD) так все хорошо с ЦАПами, что же они такие (из ЦАП) токовые переключатели ,каждый из которых шумит еще меньше (аккурат как резистор ) , не поставят на выходы своих ЧФД, резко улучшив параметры ЧФД ? Что-то я не понимаю в этой жизни .

что вижу про то и пишу

когда будет время (много) , могу попробовать , применительно к выходу ЦАП, далее уже по формулам до выхода ГУН. Напишите желаемые массивы точностей по резисторам и задержек переключения триггеров в процентах\долях от периода входной частоты.

неэстетично.

считаю вероятно возможным, только не просто на сумму ЧФД и даже не на сумму , а как-то иначе.

Сообщение отредактировал тау - Dec 17 2011, 13:48

За 20 лет работы с макетами PDS не встретил ни единого ложного захвата. Могу прислать Вам плату октавного синтезатора, описанного в статье, если получу на то разрешение моего партнёра. Тогда сможете сами в этом убедиться.

Т.е. Вы считаете таблицу о шумах от ADI фальшивкой?

0,1%

Честно говоря, особого восторга относительно применения ЧФД с накачкой я не испытываю.
Во-первых, потому что там характеристики ФД и ЧД жестко связаны, их нельзя задавать по отдельности, и, следовательно, оптимизировать под конкретную задачу. Поэтому я и задавал вопрос о характеристиках системы с разными вариантами фильтров при разных коэффициентах усиления.
Во-вторых, и это главное, уж очень малое быстродействие такого ЧФД. Приведу пример из переписки с Mark Cloutier, ведущим разработчиком синтезаторов в Hittite. Вот что он ответил на мой вопрос на сколько малый коэффициент деления в петле может быть достигнут – суть как высока может быть частота сравнения в ЧФД в синтезаторах Frac-N-DSM (Could you, in principle, lower the value of N in order to increase reference e.g. up to 200 MHz?):
In principle yes, in practice the maximum modulator frequency over temperature is rated at 70MHz. Phase detector is rated at 140MHz in integer mode.
The problem is the best SNR comes from higher currents and the higher currents are difficult to switch on and off accurately at high speed.
Higher switching leads to more non-linearity. Also as the PFD rate gets fast the division ratio gets smaller, hence when the fractional divider changes the phase steps are larger. Larger phase step changes are more non-linear. Non-linearity causes harmonics of the delta sigma spectrum which in turn alias back into the pass band of the charge pump. This is the main reason why a very high frequency fractional comparison rate is very difficult and not often used.
70 МГц – вот и все возможности ЧФД с накачкой. Согласитесь, цифра не очень-то вдохновляющая.

Сообщение отредактировал Vitaly_K - Dec 17 2011, 15:27

Можете ли сформулировать вопрос к ADI по поводу фантастических шумов их ЦАПов? Вы наверняка больше в этом понимаете, чем я. Я переведу на английский и в понедельник отправлю их ведущему разработчику ЦАПов.

Маркетинговым ходом

ЧФД - эта штука не обязательно "с накачкой". Это не синонимы.

поясните пожалуйста, что Вы имели ввиду под "оптимизацией под задачу" , на примере такой оптимизации и как она реализуется в PDS, т.е что хорошего этим достигается.

1300МГц у ЧФД HMC698 - малое быстродействие ?

140МГц если быть точнее.

Вопросы:
почему в таблицах и графиках для AD9736 параметр NOISE SPECTRAL DENSITY (NSD) указан без уровня и частоты сигнала основного тона?
AN-928 на этот вопрос не дает ответа, может быть NSD измеряется в режиме "без тона" на выходе?
Какой уровень NSD на частотах ниже 40 MHZ, например на 10kHz ?

А ведь предельную частоту PD или PFD можно поднять ещё выше, если использовать СВЧ-логику от Hittite.
И тут уже для большинства приложений встанет вопрос: А зачем? Ответ: для экстремально крутого синтеза.
Рискну предположить, что PLL Александра Ченакина с умножением в цепи ОС построена на подобном PFD.

Ложные захваты исключены, благодаря наличию частотного детектора. Он вводит систему в средину характеристики ФД, и только после этого включается петля ФАПЧ.
Посмотрите на картинку в сообщении 133, которую Вы получили для случая, если не ошибаюсь, q=16; R=C=3. Мысленно проведите прямую линию через середину характеристики ФД. Вы увидите, что те «ложные» участки, о которых Вы пишите, находятся на достаточном удалении от этой линии, и потому захват на этих участках невозможен. Случай, приведенный Вами в сообщении 111, нерабочий (Вы назвали его «подарочком» для меня). Он для q=16; R=C=5. Если на той картинке провести упомянутую линию, то ложные участки соприкоснутся с нею, т.е. ложный захват возможен. Похоже, что предельным случаем при q=16 будет, когда R=C=4. Вы можете это проверить на своём симуляторе. Соответственно, для q=32, которое в наших макетах, это R=C=8. Мы эту границу не переходили и потому ложных захватов не наблюдали.

На этот вопрос смогу ответить после того, как получу ответ на свой вопрос о сравнении систем с ЧФД и RS-триггером при одинаковых запасах устойчивости (см. моё сообщение 156).

И откуда у Вас такая информация? Хотя догадываюсь, – Вас вводит в заблуждение эта цифра потому, что она названа у них как Reference Input Frequency. Но это отнюдь не частота сравнения в ЧФД. Это вход на делитель частоты, после которого поделённая частота (те же 70-140МГц в пределе, которые называл Mark Cloutier) поступает на ЧФД. Там скромно упоминается частота 100 МГц. Вот это она и есть.

Точнее всё-таки 70 МГц. 140 МГц – это при целочисленном ДПКД, т.е. для синтеза крупной сетки. Такое мы здесь не обсуждаем.

А уж если быть совсем-совсем точным - то 125 МГц для HMC983LP5E

Ну что же. Действительно схема суммирующего усилителя PDS заставляет (в идеале) работать ФД на серединке его характеристики. для многих сочетаний R C Q это не разрешит ложного захвата. Но для всех ли сочетаний так будет - уверенно подтвердить не могу. Надо все сочетания проверять.
Для Q=32 очень жаль не использовать R и C в диапазоне 8...16 , ведь резко сужается набор дробных коэффициентов умножения в петле.

На ЧФД Ref поступает в этой микрухе без предделителя . Подав 7GHz на вход Fin при минимальном коэффициенте деления 12 на ФД со стороны VCO приходит 583 MHz и микросхема просто обязана там работать.
Кроме того HMC440QS16 при частоте VCO 2600M (допустимо 2800M) N=2 REF=1300M (частота сравнения) тоже обязана работать по даташиту и нескромно упоминается частота 1280 на одном из графиков для шума.
Обе микросхемы ЧФД , хоть и без накачки.

А неважно, была по ходу затронута возможность использования принципа ЧФД , а накачка или её имитация - дело наживное, только не по схемам фильтров A B C Ваших рисунков.

1)для одинакового запаса устойчивости (в градусах Phase margin ) полосы пропускания ФАПЧ могут различаться, в общем случае.
Применительно к рисункам В и С можно сделать одинаковую полосу PLL при разном запасе устойчивости. И наоборот также ! - разные полосы и одинаковый запас . И третий случай интересен - и полосы и запасы одинаковые , а крайним окажется худший по шуму вариант B

2) Динамика в линейной области ФД определяется полосой PLL в основном. Но Вас ФД в скорости перестройки мало волнует, как я могу предположить, поэтому динамика от ЧД для схем B и С может различаться при одинаковых полосах , для B она может оказаться выше чем для С.

3) если R1<< R2 то соответственно - никак. Если R1>>R2 то R2C2 определяет "полезный" нуль в передаточной функции ФНЧ, который обычно располагают ниже границы петли PLL раз в 2...5 (в зависимости от желаемого запаса устойчивости.

Сообщение отредактировал тау - Dec 18 2011, 12:58

Почему Вы решили, что REF поступает на сам ЧФД без делителя? Посмотрите внимательней на схему чипа. В ЧФД входит делитель частоты, управляемый со входа NREF. И нигде в описании и слова нет о возможности работы именно самого ЧФД на таких вот частотах, как Вы подсчитали.

Опять-таки, откуда Вы всё это берёте? Разве ж там сказано, что при частоте VCO 2600 МГц можно использовать коэффициент N=2 при REF=1300 МГц? Ничего подобного там нет. Так же, как и для HMC698, скромно упоминается частота 100 МГц – это и есть (или около того) достигнутая частота сравнения на ЧФД. У них в ЧФД входит делитель частоты. Возможно, это и сбивает с толку? Похоже, что это и есть, как Вы удачно выразились, маркетинговая хитрость. К тому же этот чип для INTEGER-N SYNTHESIZER, т.е. не наш «профиль».

Не понял, какая связь между предельными частотами для ЧФД и схемами фильтров А, В и С?

Приветствую всех!

В первую очередь хочу поблагодарить всех участников за интересное обсуждение.

Ну, а теперь хотелось бы задать вопрос который не понятен мне...как я понял из обсуждения PDS позиционируется в том числе, как замена ЧФД+ДПКД в F-N-DSM синтезаторе, способная решить проблему повышения частоты сравнения.

Когда я экспериментировал с F-N-DSM синтезом сам убедился насколько важна линейность ЧФД. Поскольку в PDS синтезаторе присутствует ЦАП (тот, что подсоединен к MSB части) можно утвержать, что он потенциально нелинейный, причем в традиционных CP-ЧФД основная нелинейность в середине х-ки, в ЧФД на базе XOR на концах х-ки (это позволяет ее исключить из рабочей области или минимизировать влияние). А вот в PDS, ИМХО, нелинейность будет присутствовать на всей х-ке (как по причине ошибок ЦАП, так и по причине неидеальности цифровой схемы). В связи с этим меня не покидает мысль, что вариант PDS-DSM в реальном мире не даст ожидаемого эффекта (по тем же причинам, что описал Mark Cloutier с повышением частоты сравнения традиционного F-N-DSM синтезатора)... Обычный PDS в дробном режиме, ИМХО, тоже будет страдать от этого.

Не поймите, меня неправильно - мне нравится сама идея и упорство автора, но вижу потенциальную проблему - х-ки синтезатора будут сильно зависеть от точности аналоговых цепей - а ведь F-N-DSM технология была революционной именно в исключении этого влияния - и в этом плане не будет ли PDS шагом назад (может конечно я и не прав - тогда извиняйте - для меня синтезаторостроение дело любительское )?..

Удачи!

А это ничего , что на странице 9 схема "Evaluation PCB" имеет заземленный через конденсатор вход NREF ?
Вас это не смущает? Какой, по Вашему, задается предделитель для REF при помощи ёмкости С9 номиналом 1000pF ?
Ну а без шуток -> NREF это просто инверсный (negative) вход дифференциального двухпроводного входа референсной частоты.