Я никак не пойму идею. Что это дает?


Гм. Вроде, это довольно естественно и не странно. А что, там нельзя создать, например, BGA с предварительно разведенными фанаутами?


Я не понял, а как Вы прицепляете к таком via заземление, если у него нету КП?



Ну да, это называетеся waive. Но в том-то и дело, что этого не хочется. Кроме того, завейвленые ошибки снова появляются, как только сдвинешь компонент, например. Утомляет это.


Вспомнил, что у ментора есть фишка backdrilling. Это когда высверливают медь с обратной стороны сквозного пина, чтобы улучшить качество сигнала. По идее, это нельзя сделать без точного понимания глубины сверления. Значит, при этом эта глубина в САПРе контролируется. В аллегро это есть? Может, получиться приспособить?

В Layout мне ни разу не попадались футпринты с VIA. В нем при редактировании футпринта вообще нельзя работать ни с чем кроме падстеков, прямоугольников. Вести трассу от пина можно только уже в проекте платы. Да я в общем от этого и не страдал особо. Но не в этом суть.

про заземление - это другая немного история. Я ее вспомнил именно потому, что via имеет особенный статус в смысле проверки ошибок. На него не распространяются те ограничения, что распространяются на пины. Но VIA дает возможность сверлить плату. Я попробовал добавить два via на одно место (точнее выбрал via, Затем Add connect, RMB, Add via), и вдруг заметил, что ошибки то нет. Два via друг на друге ошибки не дают.

А дальше уже дело техники - оформить в футпринте отверстие для направляющего штырька как via. Я воткнул пару VIA без КП, поскольку они как раз лучше подходят для направляющих отверстий, убирая медь вокруг отверстия чуть дальше и предотвращая замыкания.

Это дает отсутствие ошибки при совпадении координат отверстий. Одно отверстие, одного компонента нормальное, второе - измененное на нулевое. В результате при совмещении не возникает ошибка.




Бэкдриллинг в аллегро есть, но это именно опция генерации файла сверловки(дополнительного, насколько я понял). К DRC отношения не имеет.

Я думаю, что существует много способов индивидуального подхода к таким ошибкам. Суть вопроса автора как раз и была в том, чтобы придумать способ вообще обойтись без появления ошибки, когда компоненты достаются из библиотеки, и ни один из них не подправляется индивидуально. Тогда их можно двигать, поворачивать и не бояться, что нулевые настройки приведут к тому, что для одного компонента вообще не будет вспомогательных отверстий.

Весьма спорное утверждение... Может, у Вас отключено это DRC (V_V)? У меня как только рядом два via встают, оно возникает...



Хитро, хитро... Не нравится только, что это надо на уровне платы делать.

А нет ли там какого хитрого property, которое вешается на пин и отключает DRC? Тогда его надо будет прописать в компонент и все...

У меня возникают ошибки только когда неизвестно, что VIA принадлежат к одной цепи.
Вы бы посмотрели тестик то все же, а? Может я чего не учел там, но у меня нет ошибок для направляющих via, у которых нет КП.

У меня версия 15.5, есть смысл скачивать?

Есть, конечно, проперти NO_DRC, но уж больно жестокое оно...

То что выложено выше, я делал в 16.2. Могу сохранить в версии 16.01, но не знаю, откроется ли это в версии 15.5.

Посмотрел, (только у меня 16.5), ошибки появились когда в CM включил режим DRC Hole to Hole в разделе Spacing modes, включил DRC в разделе Same Net Spacing Modes и для правила Same Net Spacing DEFAULT поставил OPTIONS в TRUE... Ваш тест с изменениями в формате 16,2 в аттаче.  test_DRC_162.rar ( 16.97 килобайт ) Кол-во скачиваний: 57

Ну да, у меня примерно то же самое (с учетом версии). Я обычно все включаю.

Да, действительно, у мне я почему то все проверки <что-то> to hole были выключены. Если включить, то появляется ошибка. Но она появляется только если проверяется Hole-to-hole DRC, что само по себе редкое явление. Большинство нормальных выводов имеют КП и еще до наездов отверстий произойдет нарушение pin-to-pin или pin-to-hole. Так что, возможно, проверкой hole-to-hole можно пожертвовать...

Сообщение отредактировал Hoodwin - Jan 20 2012, 09:21

Есть некая опция NODRC_SYM_SAME_PIN

Но на плате она не работает, во всяком случае мне не удалось заставить убрать DRC с помощью этой опции.

Можно делать специальный символ на плату, в котором совмещать оба разьема (верхний и нижний). Но тогда нужно это еще учитывать в схеме...
Короче проще такую ситуацию "завейвить".



У меня уже были случаи такого "жертвования" Приходилось потом плату править....

Ant_m

Именно hole-to-hole?
Ну тогда расскажите, в чем дело было, может можно от этого тоже как-то еще защититься?

NODRC_SYM_SAME_PIN не поможет. Это свойство отключает проверку DRC для пинов в одном корпусе.
Т.е. глобальный зазор пин-пин установлен в 0.25мм, а в конкретном QFN-e между пинами 0.2мм. Как бы уже имеем ошибки.
Дальше вариантов два:
- рисовать регион, что изрядно утяжелит проект доп. констрейнами и ресурсами проца на их отработку/проверку
- отключить проверку пин-пин для выбранного корпуса, что намного проще и изящнее.

В общем, по сути вопроса, можно сказать так - штатных средств для решения таких моментов нет(оно как бы и понятно почему).
Нештатные средства в любом случае предполагают ручную обработку возникающих коллизий и контроль "в голове".
Есть из чего выбрать...

ИМХО тут вариант все равно один - регион делать. Т.к запрет DRC на близкие выводы не решит все проблемы. Есть еще ограничение line to pin - оно всё "подгадит" и DRC всё равно будут.

Про NODRC_SYM_SAME_PIN в документации написано непонятно - толи речь идет о единичном корпусе и его площадках, толи речь идет об опреденном типе корпусов и их площадках. Например сделать так чтобы все корпуса типа 0805 могли площадками совмещаться...

Hoodwin
Дело давно было, не вспомню. Но от этого осадок остался - зарекся выключать "ненужные", на первый взгляд, проверки DRC.