Задача в общих чертах выглядит так. Есть FPGA Virtex4 11 speed grade. К ней подключен АЦП. С АЦП данные идут на частоте 200МГц (CLK1) и попадают в FIFO. Вся логика дальнейшей обработки данных тактируется внешним генератором 400МГц (CLK2). Так вот по CLK2 при компиляции и фиксируются множественые Timing Errors. В UCF файле на тактовую цепь есть запись
NET "CLK" TNM_NET = "CLK";
TIMESPEC "TS_CLK" = PERIOD "CLK" 2.5 ns HIGH 50%;
Ошибки не исчезают. И логика обработки данных работает не стабильно, хотя в симуляторе все проверено и отлажено.
Возможно ли победить данную проблему и какие пути решения существуют без замены ПЛИС.

Вы в симуляторе проводили функциональное моделирование или временное?
Если только функциональное, то просмотрите внимательно все пути с временными ошибками и анализируйте их - меняйте алгоритм, параллельте, добавляйте ограничения и т.д. Хотя 400МГц - не подарок, возможно следует как-то перейти на более низкую частоту. Какая максимальная триггерная частота для данной ПЛИС?

400 мгц для этого кристалла очень близко к максимуму. А Timing Score какой показывает?

400 на таком чипе, для толстого дизайна? нереально %)

навряд ли что-то получиться, это граничная частота (читаем документ по гиперссылке)

По вашей же гиперссылке для -11 кристалла граничная частота для BRAM и DSP 450 МГц, мне так кажется это самые медленные элементы. Правда это почти ничего не меняет, без бубна и PlanAhead разогнать большой проект даже до 400 МГц сложно. Но нет ничего невозможного, удачи.

Вам кажется %)

Аргументируйте.

450MHz = 2.2нс, теперь берем времянку CLB
TIF5X 5-input function: F/G inputs to X output 0.49
TCKO FF Clock CLK to XQ/YQ outputs 0.31
TDICK BX/BY inputs 0.4

итого, если бы задержек на трассах не было, то выстроенная в колонну 5 ти входовая логика будет хлопать на (0,49+0,31+0,4) = 1.2нс/833МГц. Казалось бы УРА товарищи, НО
1. Задержки трасс, к сожалению в даташите нет, но сдается мне там наберется как минимум под одну нс.
2. Если логика не вписывается в один слой логики 1LUT/MUXF5/MUXF6/MUXF7, то слоев будет уже два, т.е. помимо задержек логики будет еще бОльшая задержка трасс.
3. проекты редко вытягиваются в одну линию, поэтому длины трасс будут неизбежно расти в большом проекте %)

Логика быстрая спору нет, но в реальном проекте при кол-ве слоев логики больше 2/3 выйти на 450 МГц не реально.

Смею согласится с вами, но вы так и не привели элементов более медленных. То, что нагородить логики в кучу слоев, сумматоров с километровыми цепями переноса и т.п. можно, я не сомневался. По моему опыту -11 кристалл тянул фильтры, занимающие 90% DSP слайсов на 450 МГц вполне. Вы правилно заметили, что автору темы нужно посоветовать уменьшать количество слоев логики в первую очередь.

фильтры на DSP слайсах он тянуть будет, т.к. они для этого и были сделаны (спец трассы, расположение, конвейеризация и т.д.). Но вот все остальное большой вопрос. Особенно у хилых туго с математикой НЕ на дсп слайсах.

А где с ней хорошо? А то может мне уже на альтеру бежать переучиваться?

не поверите именно там, сам удивляюсь %)

недавно квартус меня вообще поразил, разведя рекурсивный фильтр вида y(n) = x(n) + scale_to_18bit(y(n-1)*var), где y/x/var 18 ти битные данные на 120 МГц при 95% забитости кристалла %)

а уж как он меня поражает на синтезе комплексных и обычных фиров с выходом до 36-40 бит... %)

ЗЫ. все это на "дохлых" и "тормозных" третьих сыклонах i7

Хочу рассказать о моем изумлении при встрече с одним уникумом, который достигал ошеломительных цифр применяя Матлаб. Он там разрисовывал макроячейку своей микросхемы и вел на основании такого элемента и её маски(для переноса!) моделирование в Матлабе. Он получал и фильтры и ФФТ на 600МГц тактовой. Сам контролировал укладку в чипе всех элементов.

Как-то бездоказательно. В чем конктерно техническое преимущество?