Задача в общих чертах выглядит так. Есть FPGA Virtex4 11 speed grade. К ней подключен АЦП. С АЦП данные идут на частоте 200МГц (CLK1) и попадают в FIFO. Вся логика дальнейшей обработки данных тактируется внешним генератором 400МГц (CLK2). Так вот по CLK2 при компиляции и фиксируются множественые Timing Errors. В UCF файле на тактовую цепь есть запись
NET "CLK" TNM_NET = "CLK";
TIMESPEC "TS_CLK" = PERIOD "CLK" 2.5 ns HIGH 50%;
Ошибки не исчезают. И логика обработки данных работает не стабильно, хотя в симуляторе все проверено и отлажено.
Возможно ли победить данную проблему и какие пути решения существуют без замены ПЛИС.