Вот какой ужас обнаружился. Оттранслировал проект из Layout, доделал, сделал герберы, послал на завод, приходит мне с завода вопрос, почему у некоторых конденсаторов одинаковая цепь на обоих контактах. Стал разбираться, в чем дело, и вижу, что действительно, каким то странным образом часть переходных отверстий в полигонах разбилась на разные цепи, но в полигоне освобождения не появилось. См картинки.

Самое печальное, что DRC вообще молчит про эти все дела. Как узнать, что именно я сделал не так?

Добавление. Вот этот полигон вокруг контакта + на самом деле является auto-generated shape, который сделал транслятор.

Dynamic Fill ->Smooth

+1. Вы в таком виде отправляли на завод?

Пардон, вот еще картинка, оказывается там есть зазор, но он какой-то практически нулевой: 0.002 мм (!)

Самое засадное, что такой зазор я нигде не указывал, во всех динамических шейпах зазор 0.2 мм.

Хм, тогда они должны были сказать, что зазор слишком маленький, а не что цепи одинаковые. Это у них после их "подготовки к производству" замкнулось, получается? Видимо, да. Не в ту сторону зазор увеличили...

Не, ну не надо совсем за идиота меня считать, могу показать картинку с таким статусом.
при тех же проблемах. Тут в чем то еще дело. Как будто вырез в полигоне сделан был транслятором как void.

Да, похоже так и есть. Void прокрался в проект в процессе трансляции, но оказался незаметным на глаз и к тому же почему его не видит DRC?!

А покажите настройки ограничений (constrain analysis modes)? Там нужные (и "ненужные") правила включены?

Не сказать, чтобы я большой знаток всех настроек, но вот некоторые, про которые знаю.

Меня очень и очень сильно смущают нули в ваших ограничениях на величину зазора... Никогда так не делаю, всегда указываю минимально допустимый зазор, даже если правило не участвует в работе DRC.
Посмотрите еще net class-class и region. Там тоже может быть засада.

Продолжение истории. Решил все же поискать, как заставить DRC замечать зазор. для этого сделал ненулевые настройки зазоров также для test via to shape, и вот тогда зазор обновился.
Вопрос теперь свелся к тому, в чем отличие via и test via и почему после трансляции часть via реагирует на настройки test via, хотя в show properties ничего про test не сказано?

Значит на этих переходных висит маркер тестпойнта. Включите видимость Manufacturing -> Probe Top/Bottom и посмотрите. На них должны быть треугольники. Свойство Probe в списке Properties почему-то отсутствует, можно только добавить или удалить маркер через Manufacture->Testrpep->Manual.
А появилось видимо из каких-то установок в оригинальном оркадовском файле. По крайней мере в дизайнах изначально делаемых в Аллегро тест_ВИА сами ни разу не появлялись.

Ну, в оркаде я никогда не пользовался test point'aми. Всегда просто смотрели сигналы на ножках, и иногда я явно делал на схеме компонент tp* с падстэком в виде отверстия. При этом в настройке падстека он либо для тестпоинта, либо нет, а по факту в проекте половина отверстий с треугольниками, а другая - нет. Я конечно кое что правил, но думаю, что не половину всех отверстий.

Честно говоря я не знаю, откуда оно взялось. Трансляция процесс не всегда до конца предсказуемый... Помнится у меня после трансляции из ПКАДа в ПАДС половина СМД-падов оказывалась с отверстяими и приходилось руками их править. Поэтому трудно тут конкретно помочь...
А замечание Ant_m по поводу нулевых зазоров реально важное. Лучше так никогда не оставлять, а то как видим могут быть прецеденты.

Да, согласен, пусть лучше на доп. настройках спотыкается вначале, чем тихо заглотит. Но в layout не было такой кучи настроек раньше, и вот так оно оттранслировало, я же туда не лазал особо. Исходно то у меня вообще нулевых настроек не было. В общем, граблями по лбу, как всегда. Хорошо еще, что технологи углядели...