У меня следующая проблема.... Помогите бодаюсь уже несколько месяцев...
Есть 3 варианта платы: назовем их №1, №2 и №3. Во все три платы зашывается одна и таже прошывка.
В первой плате блок Ethernet работает стабильно как на скорости 10Mbit так и на скорости 100Mbit. (Первая плата является прототипом второй и третьей платы (она более простая и менее функциональная)).
После отладки программы на первой плате была выпущена вторая плата.... проверив на ней модуль Ethernet оказалось что тот не работает нормально на скорости 100Mbit, при чем на скорости 10Mbit - все прекрасно работает. Опишу симптомы: на скорости 100Mbit принимаеммые пакеты пропускаются, типа, 5 прошло -1 не прошел - 3 прошло - 2 не прошло - 17 прошло - 2 не прошло .... и т.д. Тоесть уловить какую либо закономерность не получается, и получается что збои носят случайный характер...
Вот и подумали, что проблема в разводке платы, и быстро заказали следующую плату переделав разводку модуля Ethernet (Плата №3), хотя и плата №2 была с неплохой разводкой. В разводке старались виполнять все возможные в реализации рекомендации по разводке модуля Ethernet (кроме внутренних екранирующих слоев поскольку у нас 2х сторонняя пп) (рекомендации про разводке брали из статьи "Общие рекомендации по размищению компонентов и дизайну PCB для устройств с ethernet 10/100 PHY" автор Иосиф Каршенбойм).
Випустив плату №3 оказалось, что там присутствую те же проблемы что и в плате №2.. И тут ми зашли в тупик... Непонятно проблема в плате или в программе ... или в чем то еще...

Подскажите может кто сталкивался с подобными проблемами Ethernet, и как их обходили???

Сообщение отредактировал Lexy_one - Mar 7 2012, 08:30

Подскажите чо нибудь, а то уже тупик, а вопрос горячий....

Что-то мне подсказывает, что проблема у вас скорее в части MII/RMII.

Эту комбинацию ('этот uC + этот PHY от National Semiconductors) я пытался сдалать на двухслойке - первая попытка у меня не получилась -
постоянно шли битые пакеты - и ошибка была - разрыв в земле под сигнальными дифф-парами .
После этого я сделал разводку на 4-х слойке и проблема исчезла навсегда.
В качестве рекомендаций по разводке можно порекомендовать Application Notes собственно от National - они мне показались более предметными.
Как делавший разводку, я хотел бы заметить эта микросхема PHY неудобна для разводки в 2-х слойке
- необходимо до PHY-я дотащить две дифференциальные пары от эзернетовского коннектора и при этом снизу должен быть GND без разрывов
(цельный полигон, это ключевой момент !!)
- и одновременно вторые выводы резисторов-терминаторов для этих двух диф-пар заводятся на аналогоый Vdd (или что-то подобное в зависимости от реализации)
Тут ощущается что здесь не хватает сигнальных слоев в плате - вот есть такое противоречие и нехватка .

Но при наличии свободного места и (может быть небольшой добавки конденсаторов в этот аналоговый Vdd) скорее всего можно было протащить этот Vdd
и одновременно обеспечить цельность GND-полигона под дифф-парами даже на 2-х слойке

Сообщение отредактировал sinc_func - Mar 14 2012, 04:44

А не подскажете где можна нати этот апп нот, я бы конечно хотел с ним ознакомится, но чото найти не получчается...
И кстати... по поводу полигона земли... у меня он цельный (вродебы), и длина дорожек от транса до PHY не превышает 15мм - так что грешить на него (полигон) я с уверенностью не могу... возможно есть еще какие либо варианты?

Сообщение отредактировал Lexy_one - Mar 14 2012, 09:31

Между PHY и трансформатором на дифф линиях стоят 49.9 (50) Om резюки посмотрите не запаяли ли там 50К , у меня такое было симптомы такие же.

Стоят резисторы 49.9 Om (1%).

Вы измерительным прибором проверили или на глаз ???

По маркировке!

То есть на глаз, измерьте прибором.

www.national.com
В Search - AN-1405, AN-1469
Я делал по этим аппликашенс 5 вариантов топологии на данной комбинации LPC2368+ PHY
Проблем не возникало

А вы их делали на 2х слойной плате или на много слойной?

Делал на 4-х слойке, схема этого фрагмента у меня полностью повторяла стартовую платы от Keil для данного процессора.

А на 2х слойке нет ни какхих вариантов? Ну там стандартных примеров например???? Как я понимаю основные проблемы PHY в разводке выходных и входных цепей, а к цепям связи PHY и CPU предъявляются менее строгие требования?

Совсем не обязательно. Более того, накосячить в цепях MII/RMII проще хотя бы по той простой причине, что их больше.
Проверьте состояние регистров статистики PHY и MAC - можно будет сделать некоторые выводы.