Закончил, наконец, разводку платы (интересно, она хотя бы частично работать будет? ) ). Но тут внезапно появился ещё один вопрос. Где-то то ли слышал, то ли читал, что для машинной сборки надо размещать на плате реперные точки. Вот хотелось бы узнать, во-первых, что они из себя должны представлять (просто кружочки металла или ещё что), во-вторых, куда и сколько их ставить (вроде бы три-четыре по краям, причём несимметрично, а также по паре у каждой крупной микросхемы, особенно BGA), а в-третьих, как их надо оформлять в Expedition?

Подскажите, пожалуйста, как в CES изменить иерархию цепи - childs автомат назначил неправильно, как их сделать одиночными цепями?
И может кто знает почему у меня expedition вылетает если начинаю разводить или править трассы с широкими проводниками (0.5 мм если все остальные 0.1)?

Галочка Analog - вся электрическая цепь разбивается на физические.
Или убрать Series на последовательном резисторе\конденсаторе.

Подскажите плиз, как настроить параметры VIA таким образом, чтобы контактная площадка не вставлялась на слоях где от этого перехода ничего не отходит?
А то сердце кровью обливается наблюдать, как производитель печаток удаляет неиспользуемые КП у VIA на внутренних слоях и при этом полигоны не увеличить ...

Selected, indicates the via is a skip via. Note: Skip vias enable trace connections from the start and end layers of the via span and removes pads on intermediate layers. See Skip Vias

Спасибо, теперь неиспользуемые КП он удаляет, но при этом полигон не обужает на этом слое ...

The plane engine follows the same connection rules as the router:

No connections unless the connection occurs on the start or end layer of the via range.

If a skip via on a plane net passes through that plane net, the appropriate clearances are used for that plane net to clear out the plane to ensure that no connection exists on the plane on that layer. The clearance used in this case is the pad to plane clearance, normally used on this layer.


Until the pads are removed from the layer using Padstack Processor, the clearance on the layer is based on the pad size.


Once the pads are removed from the layer, the clearance is calculated based on the hole size.

Conversely, if the skip via range ends or begins on the plane net matching the net of the skip via, the proper thermal connection are made.


With the Unified Plane Generation enabled, the positive plane clearances are automatically regenerated when the pads are removed with the Padstack Processor. When negative planes are used, the planes are processed after removing the skip via pads to allow the correct clearance around the skip holes in the Gerber files.

Сори за ламерство, все менюшки обглазел - в упор не вижу (EE2007.6) такого, ткните плиз носом в этот Padstack Processor.

Подскажите плиз, как настроить параметры VIA таким образом, чтобы контактная площадка не вставлялась на слоях где от этого перехода ничего не отходит?
А то сердце кровью обливается наблюдать, как производитель печаток удаляет неиспользуемые КП у VIA на внутренних слоях и при этом полигоны не увеличить ...

Поясок переходного отверстия, как правило, минимальный и призван компенсировать смещение сверла при изготовлении платы, поэтому уменьшение зазора от отверстия до металла таит в себе опасность. Хороший производитель обязательно сделает вам замечание.

Я сам долго работал без БД, и начал ей пользоваться только тогда когда потребовался более расширенный поиск по параметрам (простой и так есть в CL View), и основное - возможность подключить datasheet к компоненту чтобы щелчком мыши по символу компонента или строчке в DxDatabook вызывать файл с описанием компонента - надоело лазить по папкам в поиске документации компонентов