Какой Вы загадочный, оказывается.
Это серьёзно меняет расклад.
Узнавайте, дадут ли ADI стороннему разработчику PDK на выбранный (у себя) техпроцесс. Под NDA.
Можно даже без SCL, её можно нарисовать под тот базис, который Вы использовали в своем проекте.
Он, насколько я догадался, структурный и не синтезабельный. А при таком подходе можно будет сделать подстановку новых ячеек вместо фпга-шных и синтезировать топологию.
Если дадут, то можно подумать еще раз.

ПС. Если я, конечно, правильно понял, и Ваш Дэвид делает аналоговую часть. А "наш разработчик" сделает цифровой модуль как IP в чип Дэвида.

Вы правильно поняли.


Кажется, вопросов я получил достаточно, чтобы обратиться к ADI с предложением. Не хватает только ответа на мой вопрос: сколько работа будет стоить? Существенно ли дешевле у НАС, чем у НИХ? Может ли кто-нибудь назвать конкретную цифру? Желательно также знать примерный срок исполнения, естественно, после подписания NDA и получения от ADI всех необходимых материалов для разработки.

"Не хватает только ответа на мой вопрос: сколько работа будет стоить?" - к сожалению по столь общему описанию проекта трудно дать такой ответ....
Не ясно, нужно сделать хард IP (GDS2 или DEF) для Вашего синтезатора или и всё остальное то-же....

---------

Всё остальное может включать:
- тест интерфейс совместимый с неуказанными требованиями ADI, тест контроллер для дебага и производственного тестирования аналога, EEPROM для тримирования аналога и.т.п.....
- в 24-х пиновом корпусе никто отдельно не выделит 4 пина на JTAG. Не любой интерфейс можна прикрутить к ATPG тулзе (типа TetraMAX или Test Encounter).....

Я-бы такое сделал месяцев за 3-6...
Это что касается front end (RTL)

----------

По back end (SP&R)
- Технология не известна. Тут аналог определяет....
- timing constraints в формате SDC , как я понимаю нет... Ну будем надеятся что дизай чисто синхронный раз в FPGA влез....
- Надо либо тулзы предоставить (Cadence или Synopsys + библиотеки: LIB, LEF и всё для RC экстракта - CapTable, QRC...), или не на форумах спрашивать, а искать фирмы способные такие тулзы содержать за пару 1000_000 EUR год....
- SP&R под уже используемую технологию - это где-то 1-2 месяца. Под Вашу - + пара месяцев на отладку скриптов.
ATPG под Ваш тест контроллер - 1-2 месяца.


----------

Т.е. 5 - 12 месяцев по 5000$ месяц это где-то 25-60к$ у нас.... При условии предоставления тулзов....
А если тулзы не Ваши - спрашивайте у тех кто их имеет.... Правда front end часть за Вами....


-------------

P.S. Люди, кто-нить знает в СНГ контору, которая имеет все тулзы для back end диджитал дизайна и умеет его делать?

рекламирую http://ntlab.com

Вышлите, пожалуйста, проект мне на мыло (или ссылку на файлообменник с файлом). Конфиденциальность обещаю.
Посмотрим, подумаем.

Думаю, конторы типа ntlab.com или bms.by с этой задачей или не захотят связываться, или потребует много денег. Мне кажется, ваша задача для меньшего коллектива. А тулзы есть у всех, если тем более ADI предоставит все библиотеки, т.е. сама с фабрикой будет договариваться, то с тулзами уже проблем не будет...
А по срокам - 5 мес..., Может я не правильно понял задачу, по мне так тут 1 месяц (максимум 2, если будут непредвиденные проблемы) плодотворной работы 2-3 спецов.

"А тулзы есть у всех," - А Вы случайно не знаете, фаб будет проверять ID тулзы в Вашем GDS файлике с целью написать куда надо?
А ADI вопрос лицензионности тулзы в которой DEF и Нетлист сделаны тоже неинтересны и в контракте ни слова про это не будет?
Буржуи они такие....

А Вы случайно не знаете, фаб будет проверять ID тулзы в Вашем GDS файлике с целью написать куда надо?
нет не проверяют, gds вы генерируете чем хотите, не уверен, что там эта информация хранится.
По поводу будем ли мы этим заниматься, я про проект для Vitaly_K, вопрос не ко мне. можно написать письмо и вам ответят. мы разрабатываем и отдельные ip блоки.

зачем спорите, если не знаете?
http://www.actel.com/products/software/libero/default.aspx
табличка "Device support"
старшие актеловские плисы тира A3PE3000 (которые сравнимы с ПЛИС из семейств Циклон/Спартан Альтеры/Ксайлинса, и их можно назвать "средними") не поддерживаются в бесплатном GOLD

вордовский документ содержит то ли вирусы, то ли какие-то макросы, куда-то по сети пытается полезть
лучше выкладывать в тексте

в отчете присутствуют куча derived тактов, с делителей (я не знаю структуры проекта). так никто не запретит, но это ес-сно дополнительный гемморой в АЗИКе

"ничтожный" в моем ответе не носит характер оскорбления, а означает, что очень маленький

--------------------

если с АЗИКом что-то не получится - посмотрите на ПЛИС Стратиксы/Виртексы может там сумеете поднять частоты в два-три раза

Вы сами сталкивались с такой проблемой? Насколько я знаю, максимум фабы могут раздавать свои PDK через производителей САПРов. Но я даже с таким вариантом не сталкивался.
И ещё, бОльшая часть проектной информации для обсуждаемого проекта будет идти в открытых форматах (либерти, vhdl/verilog, gds, lef/def и др.). В общем, не думаю, что в этом плане будут проблемы...

Да не спорю я, просто так мне казалось, видимо, потому, что так высоко (по объёму) не забирался. Ну ошибся, извините.

Хорошо, учту. Но Вы смогли убедиться, что тактовые частоты порядка 200 МГц? FR=186 и FC=199 MHz. Или переслать отчёт текстовым файлом?

Значит ли это, что проект негодный? Не понял, что именно никто не запретит и что такое «ес-сно». Это что, жаргон такой?

Я так и понял, потому и поблагодарил за оценку.
--------------------

если с АЗИКом что-то не получится - посмотрите на ПЛИС Стратиксы/Виртексы может там сумеете поднять частоты в два-три раза

Вы бы могли привести фрагмент кода для оценки его соответствия синхронному дизайну?
Особенно, там где делёные частоты...

Не знаю, правильно ли я Вас понял, но прилагаю несколько vhd-файлов, относящихся к делителям частоты.

Нормально вроде всё - везде один и тот-же In_Div заведён на FF.clk.
чё Вам так переживать - чё FPGA съело, ASIC и подавна съест...

Вот только зачем-то проект полностью структурным способом описан - почти везде прямая инстанцинация примитивов....
Если есть VHDL описание каждого примитива - никаких проблем.
Если нет - прийдётся или инстанцировать прямо технологическую библиотеку примитивов или создавать VHDL описание... В первом случае - сэкономите на синтезе .
Вцелом - нафик нужный лишний геморой....

Рискну предположить, что это "естественно".