Здравствуйте! Разбираюсь с тем, как достичь максимальной тактовой частоты схемы на примере D-триггера, используя Stratix2. После разводки схемы получился следующий отчет временного анализатора:
как можно исходя из этих значений понять при какой макс.тактовой частоте схема будет успевать обрабатывать входные данные и правильно выдывать их на выходе? методом подбора в данном случае через симулятор выяснил, что такая частота равна 1,43 нс. при 1.42 нс данные на выходе уже не соответствуют данным на входе (это я о D-триггере)...
И еще вопросик... Чем могут помочь такие средства как ChipPlanner и FloorPlan из Quartus? Видел, что можно посмотреть на пути сигналов и значения задержек... и редактировать размещение схемы на кристалле... но неужели квартус хуже меня знает как для получения максимального быстродействия разместить и развести схему?... Поделитесь мыслями
быстродействие схемы на плис
Mar 22 2012, 11:45
