Столкнулся с Quartus II 9.1 Web Edition.
Создал проект - где присутсвует циклическое ФИФО.
Суть проекта.
тактовый вход - LVDS - 160МГц
выходная шина данных - LVDS - 16 бит

фифо циклически выдает данные на выход с частотой 160 МГц.

После компиляции в PinPlanner должны присутвовать выходные пины - положительные и отрицательные составляющие LVDS сигналов.
Положительные присутствуют все а отрицательных половина нет.
Тот же самы проект создал и Quartus II 9.0 Web Edition - такая же вата.

Может кто сталкивался с этим глюком - можно ли его как-то побороть?

Насколько понимаю, "положительный" и "отрицательный" выводы сигнала уже прописаны раз и навсегда в самом кристале. Может будет достаточно просто открыть экселовский файл и посмотреть в нем?

Понятно, что положительные и отрицательные сигналы надо подключать к конкретным выводам ПЛИС - Differential Paires - или как там.
Но выбирать куда конкретно подколючать дифференциальные сигналы, т.е. на какие пары пинов - выбираю я сам.
Так вот в Pin Planner не прописаны все отрицательные сигналы - какие-то отсутствуют - именно в этом проблема!

Так, может, они назначаюся автоматически, при задании типа интерфейса и вывода мс для положительного пина?
Можно посмотреть на рисунке размещения пинов...