Да.


Это вы имели ввиду Front End и Back End тулзы? Или тольлько один из "End"?


С современным Лео не сталкивался. А с тем что сталкивался - тот power optimization не делал.



Спасибо за совет. Буду и с ними разбираться.

1) Я имелл в виду стоимость всего необходимого набора Back End: RCCompiler+SOCEncounter+ETS+EPS+Conformal+EncounterTest
Годовые лицензии реально дорогие...
Если брать лицензии поштучно и только минимальный набор (напр. без MMMC, без multiply power domain) то может дешевле...
Тут надо точно необходимые возможности представлять.... думаю грамотный выбор сэкономит на пару Леонардов....
Кстати, сколько Лео стоит?

2) power optimization любимое дело для ASIC....

Сообщение отредактировал Torpeda - Apr 12 2012, 11:42

Какая-то сомнительная штука. Что они там такое оптимизируют...? Самая лучшая оптимизация по потреблению - это минимизация схемы (площади), чем меньше сделаешь, тем меньше будет потребление... Хотя это уже вопрос не по теме топика...

"Самая лучшая оптимизация по потреблению - это минимизация схемы (площади), чем меньше сделаешь, тем меньше будет потребление..." - частично правильно но...
1) чем меньше площадь - тем меньше токи утечки - меньше потрибление в спящем режиме (когда клок отключен)
2) основная мощность потребления - это динамический ток, обусловленный частотой переключения тригеров и их количеством.
В реальных схемах меняет состояние только порядка 10% тригеров, а это значит что на остальные тригера фронт клока подавать не надо.
Тригер на который не подаётся фронт клока потребляет меньше, даже если не меняет состояние.
Для этого гейтыд клоки и используются.

Так как это автоматом в САПР сделать? Как автоматом определить какие части схемы отключать от синхросигнала? Я считал, что такое может делать только разработчик. Или это уже делает САПР вместо него?

1) Это делает САПР
2) Это элементарно....
где 10 флопов имеют одинаковый СЕ, то вместо 10 флопов с СЕ, ставится гейтыд-клок компонент с этим СЕ и 10 обычных флопов.
3) за одно и площадь меньше, ибо флоп с СЕ больше чем без

Сообщение отредактировал Torpeda - Apr 13 2012, 11:03

Это да, но только в умолчаниях остаётся вопрос - откуда в проекте возьмутся 10 флопов с одинаковым CE, если их разработчик туда явно не поставит...

Они и без особых усилий сами плодяться..... Посмотрите результат синтеза (конечно если синтезатору СЕ флопы загрузили и розрешили)
Но ежели розработчик тулзе есчё и поможет - ну тода ваще....

Про современный ничего сказать немогу.
А в 2001 году пакет из FPGA Advantage+Modelsim+Leonardo Spectrum стоил 100K$ (если конечно я ничего не перепутал)


наверное каждому-свое. Я бы слово любимое писал в кавычках

Посоветуйте пожалуйста набор тулзов компании Cadence необходимый для проектирования ASIC c использованием Design Kit какого-либо Fab (это я уточняю что речь не идет о Custom design).
И, если это возможно, озвучьте пожалуйста официальные названия тулзов.
1. только для Front End.
2. для Front End и Back End.

Если с тулзами от Synopsys мне все более-менее понятно, то с тулзами от Cadance в голове сплошная каша. При отсутствии опыта работы с Cadence решил разобраться по рекламной информации на официальном сайте. Из чего сделал вывод что Encounter RC compiler может делать все!

Имеется в виду, по-видимому, Encounter Digital Implementation System (EDI) - система разработки в стиле MBA (за огромные ваши деньги генерит халтуру, а потом за ещё большие ваши деньги и вашими руками и извилинами доводит "это" до рабочего состояния (от других кантор тоже или хуже ещё будет). Да система EDI включает много чего в том числе и RC, VoltageStorm.... Нет в ней Physical Verification System (PVS) - это если вы хотите быть более уверенным в успешном результате. Нет в ней моделирования Incisive Unified Simulator (IUS) (цифрового моделирования,а про аналоговое не стоит даже и заикаться). Если вы, как большинство особо продвинутых разработчиков систем на PCB которые не знают, что такое моделирование и зачем оно вообще нужно, то забудьте о нём. В противном случае - IUS или его замена QuestaSim от Ментора. А если вы полны энергии и при денюшках конечно, то вам прямая дорога на ещё более высокий уровень - ультра MBA - Cadence C-to-Sillion (CTOS), тогда любой молодой специалист-программер за пять минут склепает вам супер-бупер IC. Да, кстати, можно и и ещё круче, обойтись и без программера, нафиг он нужен, - в Матлабе рисуете формулу а дальше, а дальше... только кнопки нажимаете строго по инструкции. И это может даже хорошо обученный техник. Какая экономия!!! Какая скорость!!! WOW!!! Но опять денюшки, нужно докупить ещё и Матлаб с недешёвыми фичами. Рекомендую Матлав для Линукса чтобы был прямой коннект с Кэдансом. И нас тогда о нет уже никто не остановит - уже всё проинсталировано.

kondensator42

Я понимаю что задал довольно расплывчатый вопрос. Проблема в том что я видимо не понимаю логику или систему именования продуктов от Cadence. Вот например IUS -это другое название NcSim или NcSim является частью платформы IUS? Кстати Nc-Sim как продукт на сайте Cadence не находится.

На этой ветке довольно часто упоминаются различные тулзы или пакеты от Cadence.
Когда я лезу на сайт Cadence чтобы узнать побольше об этих продуктах то я либо их вообще не нахожу либо нахожу что-то в стиле Encounter Digital Implementation System которое для меня звучик как "Бла, Бла, Бла - доверься нам. Все будет круто"


Для Front End я рассматриваю:
Синтезатор - Encounter RTL Compiler
Static Timing Analisis - Encounter Timing System ?
Сравнение RTL и Netlist - Encounter Conformal Equivalence Checker ?
Моделирование RTL и Netlist - ? (как называется продукт на даже не догадываюсь, тулза называется Nc-Sim)


Для Front End + Back End (130n .. 90n, TSMC Design Kit) я рассматриваю:
Синтезатор - Encounter RTL Compiler
Static Timing Analisis - Encounter Timing System ?
Сравнение RTL и Netlist - Encounter Conformal Equivalence Checker ?
Моделирование RTL и Netlist - ? (как называется продукт на даже не догадываюсь, тулза называется Nc-Sim)
FloorPlane и Place&Route - ?
DFT - Encounter DFT Architect ? насколько он необходим? можно ли обойтись возможностями Encounter RTL Compiler и рукотворными Bist?
ATPG - Encounter True-Time ATPG ?
Верификация и подготовка к производству - ???

Я наверное многое упустил. Буду рад если поравите.

NcSim - это часть пакета IUS, кстати есть его элитный или энтерпрайс вариант с большими наваротами.
RTL Compiler - это часть пакета EDI или есть отдельно RC.
Static Timing Analisis - пакет ETS.
Сравнение RTL и Netlist - Encounter Conformal Equivalence Checker из пакета CONFRML (CONFORMAL).
FloorPlan и Place&Route - EDI (Encounter Digital Implementation System, Nano Route, Ultra Router).
Encounter_Test_Architect -это название лицензии и под ней как раз Bist и находится и это всё есть часть Encounter RTL Compiler из пакета EDI.
ATPG - это опять же часть Encounter RTL Compiler из пакета EDI, а вот что такое Encounter True-Time ATPG не знаю.
Cadence для signoff рекомендует пакет Physical Verification System (PVS) со следующими фичами: DRC, XOR (LVL), Fast XOR, ERC, PERC, LVS, SVS.
Сложно говорить об упущенном, программ и функций очень много и что надо во многом зависит от конкретного проекта. Приведу только что-то что примелькалось:
Low Power, VoltageStorm First Flow, VoltageStorm Second Flow.

kondensator42

Если вы обладатель 10-15 млн рублей и готовы вложить в лицензионный САПР может имеет смысл обратиться к поставщику ?
Если нет, то на ftp есть почти все. Там есть все доки.
А так по пунктам.
Отличайте три вещи - программу, пакет, лицензия
В пакет входит куча программ, доступ к которым (или фукционал которых ) зависит от доступных лицензий.
Простой пример EDI- c одной лицензией вы сделаете трассировку, размещение, дерево синхросигналов, предварительную разводку, а финальную трассировку не сможете.

1)NC-sim это программа, часть платформы Insicive. Доступна при покупки лицензий Insicive Design Team simulator, Enterprise -L, XL
2) синтезатор RTL Compiler, лицензия RC200. выведен из Encounter c версии 11.x . Требует отдельных денег. ДЛя многопроцесорных систем, ретайминга - треба опция Ultra, для low power - так же отдельная опция,
3) DFT требуется для создания SCAN цепочек, пакет Encounter Test Architect , лицензии Option to RC - DFT Architect Basic,
4) ATPG - для самостоятельной разработки производственных тестов, пакет Encounter True-Time
5) планирование кристала, clock-tree, финальная трассировка - пакет EDI,
6) экстракция паразитов - пакет QRC, лицензии QRC300
7) Статический временной анализ Encounter Timing System, лицензия FE725
8) анализ питания Encounter Power System, пакет EPS, лицензия EPS100, EPS200
9) верификация топологии - для мазохистов Assura, для реалистов PVS или продукты других фирм
Если треба уточнения, милости просим

Большое спасибо. Стали появляться реперные точки. Сильно сбивает с толку то что один и тот-же тул может входить в разные пакеты
Посоветуйте пожалуйста какие либо документы или книги описывающие маршрут проектирование от Cadence.