Попалась небольшая, но интересная дока от Fujitsu. Если у кого есть аналогичные материалы, пожалуйста, дайте ссылку или выложите здесь

P.S. Еще одна ссылка по сабжу - http://www.pdfgeni.com/book/DDR3-design-guide-pdf.html

на Jedec.org в поиске наберите DDR3 там и дизайны содиммов и стандарт есть

Нужны примеры топологии чипов (не модулей!) CPU-DDR3. Лучше от самих вендоров. JEDEC смотрел, да и здесь это обсуждалось

ИМХО но дока бесполезная. Рассмотрен узкий случай применения, чуть в сторону и все - приплыли. То что там, как впрочем и в большинсте других документах, указываются выравнивания длинны в мм это только запутает. Нужны как раз не миллиметры, а пикосекунды. Задержка пс\мм на разных слоях разная. Вы можете выровнять хоть до 0,001мм, а толку от этого ровно ноль. Потому что нужно равнять не по длинне, а по задержкам распространнеия сигнала.
Нужно много и очень внимательно читать документы микрона, фрискейла, техаса и наконец сам стандарт. (была ветка где все это обсуждалось, там, при желании, есть все ссылки).

А что там смотреть - память она и есть память. 40 ом адресная шина до первой микросхемы, потом от 50 до 60 ом, в зависимости от количества микросхем. Данные 50 ом. Длина шины может быть большой. Метод выравнивания адресной шины - флайбай.

В принципе да, забыли только добавить с каким разбросом выравнивать, какая макс. длина линий может быть... Из того, что мне пришось делать, разброс задержек задавался около 50-60пс, на двух слоях это было 8 с копейкой мм. Это с учетом длины на подложке...
Для данных кстати тоже 40 Ом импеданса рекомендуют делать, а не 50-60.
Плюс всё на всё завязано: адреса к клокам, контроль к клокам, стробы к клокам, данные к стробам.

Максимальная длина адресной шины 166мм от 1й м/сх до последней. Адреса и контроль к клокам 0.5мм, Разброс между шинами данных не более 20мм. Внутри данных выравнивание на память не помню. Длина от пина до переходного: по клокам 3мм, по контролю 4мм, по адресам 5мм.

PS: внутри пар выравнивание 0.1мм и , кажется, внутри каждой шины данных тоже 0.1мм.

Вот интересно, откуда такие цифры... У меня другие, от трех разных производителей. Похожие между собой, но с приведенными ни одного совпадения. Так откуда все-таки цифры?

И какие же они?

Ого! Это что ж за микросхемы должны быть, чтоб такие требования были?
Эти цифры ихмо сопоставимы с требованиями к какому-нибудь pci express, но там и скорости другие. Что-то уж больно круто!

Круто, сам удивился. Ну так и скорость там нужна была DDR3-2133, как бы уже и не мало...

По цифрам:
макс. длина цепи адерса/управления - 114.3мм
выравнивание данные-управление/клок - от 4.3 до 11.4 мм (от проца до каждого чипа в линейке)
выравнивание строб/клок - 2.5мм/5.0мм(опять же, до каждого чипа)
выравнивание данные/строб - 2.5-8,1 мм

Плюс не везде, но были требования минимальной(!) длины проц-первый_чип памяти, макс. длины последний_чип-терминатор.

На самом деле цифры зависят от производителя проца. Это он знает, какой контроллер памяти встроен и какие программные настройки он допускает(т.е. насколько "свободно" можно сделать плату, чтобы потом это хозяйство завелось).
Но, допусков в десятые доли мм не было ни в одном дизайне, кроме выравнивания внутри диффпар(но и тут как правило до 1мм разброса допускается).

Калькулятор интеловский, но он в неявном виде задан был. Минимальная длина была, но какая-то цифра смешная. Максимальная длина - только для расстояния первая-последняя микросхема памяти. Чипы могут стоять неравномерно (никаких требований к выравниванию между отдельными микросхемами вроде нет). На плате у меня более жессткие условия выравнивания получились.
Если и была прописана максимальная длина шины адреса до первой м/сх, то цифра была больше чем наши платы и я ее не помню.

У меня нет калькулятора. Я привел цифры из реальных проектов. Пока еще не искал чего-то обобщающего в этой области. Мало пока проектов с ДДР3 было, 4 или 5 всего. Не на чем еще обобщать...

Мне это тоже предстоит в ближайшем будущем, потихоньку начинаю интересоваться.
Сдается мне, что если есть требование выранивать до 50 пс, то это либо хреновый контроллер, либо хреновая память. Ну не может быть таких цифр на таких скоростях. Ну не гигабиты там никак! Если такие жесткие требования к выравниванию, то это значит, что там у компонентов слишком маленькие времена предустановки/выдержки, а это показатель их качества.
Такое же подозрение на тему требований по минимальной длине трассы. Чем это можно объяснить? Имхо только тем, что выходной буфер в подобной цепи настроен сильно с большим запасом (с сильными предыскажениями), что не дает возможности подключить приемник близко к нему. При этом искажения в передатчике, видимо, не отключаются. Это плохо, опять же (если это так).

В общем, что-то подозрительно все это выглядит..

В общем то вы правы: это хреновый контроллер и хреновая память. Но только не отдельный экземпляр, а вся DDR3 Похоже когда ее делали основная цель была съэкономить, а все остальное - "проблемы индейцев шерифа не волнуют".
Есть несколько документов в которых рассчитывается временной бюджет, там много всяких неявных факторов учитывается...

Про минимальную длинну - если мне не изменяет склероз, то она задается как 165ps (~50мм). Эта задержка нужна для фунционирования технологии write leveling. Но если к контроллеру приляпана только одна микросхема, то можно на это не обращать внимания. Т.к. для одной микросхемы write lеveling не нужен.
К слову говоря: как подключить только одну микросхему не говорится ни одном документе который я читал... А если делать по аналогии, как это пишут во всяких application note, то можно наступить на грабли. Тут надо вчитываться в стандарт.