именно эта мысль мне и пришла утром пока шел в универ
и загвоздка была именно в этом

подскажите пожалуйста, каким образом можно реализовать линию задержки?
мне необходимо, чтобы сигнал с тригера поступал чз определенное время.
нашел такой вариант

Если вам нужна задержка на целое число тактов, то схема правильная (1 регистр в цепи дает задержку на 1 такт)

а если мне нужна задержка, равная времени прохождению данных чз мультиплексор? это ж, наверное, просто так не измерить? и еще одна, равная прохождению всей схемы (по цепи ОС разрешает запись в регистр)



Сообщение отредактировал sakol - Apr 8 2012, 19:05

Если работоспособность вашей схемы зависит от таких задержек, то ваша схема работать вообще не будет. Читайте букварь на тему 'синхронный дезайн' (других в FPGA не бывает)

понял

спустя некоторое время вернулся к схеме
так и не получается правильно описать свой элемент (мультиплексор с шинами)
подскажите пожалуйста, кто разбирается, как правильно описать:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity copy_of_m2_1 is
Port ( D0 : in STD_LOGIC_VECTOR (15 downto 0);
D1 : in STD_LOGIC_VECTOR (15 downto 0);
S : in STD_LOGIC_VECTOR (1 downto 0);
Q : out STD_LOGIC_VECTOR (15 downto 0));
end copy_of_m2_1;

architecture Behavioral of copy_of_m2_1 is
begin
when S==0 then Q = D0; else
when S==1 then Q = D1;

end Behavioral;

выдает ошибку - ERROR:HDLParsers:164 - "F:/xilinx/1111/copy_of_m2_1.vhd" Line 40. parse error, unexpected WHEN

Может, в книжку заглянуть, а не методом тыка?

а нельзя написать как ниже?

-----------------------------------------------------
для справки:




Сообщение отредактировал stu - Apr 24 2012, 06:31

нельзя, вы сами то проверили как оно синтезится+симулируется?
з.ы. это vhdl а не verilog

Пишите так:

что такое to_x01? и зачем оно там?

Совсем забыл VHDL. Исправил. Синтезируются в одинаковую схему

Ну это такая функция, которая приводит 9 вариантов std_logic к 3: 0,1,X.
помогает правильно моделировать проект, если в нем будут встречаться слабые 1 и 0 - H, L.

в данном конкретном случае это крайне вредная информация для ТС. он мультиплексор описать не может.
а тут ещё какие то 9 вариантов std_logic к тому же в моделировании