Интересно... Я, конечно, еще не приступал к изучению, и понять, зачем нужна задержка я не могу. Но сомнительно выглядит. У меня будет как раз случай, когда надо будет подключать одну-две микросхемы, поэтому читать я буду в первую очередь стандарт. Очень странно, что там про это не написано... Вообще, мне всегда казались странными постоянные обсуждения способов выравнивания сигналов в DDR3, еще и с учетом длин внутри кристаллов. При этом нигде толком не встречал причин, по которым это так сильно надо. Плохо смотрел? Кто-нибудь про это знает?

Например, в разделе 5.4.2.3.6 Routing Specification в http://www.ti.com/lit/ds/symlink/am3359.pdf на стр.164, 165 об учете длинн внутри контроллера памяти, если не ошибаюсь, ни слова.

У меня сейчас разброс длины внутри кристалла процессора 300 милс. Хотя были кристаллы у которых память выровнена. А в ПЛИС до 10 мм был разброс

Полу Есть тема в разделе cadence, где обсуждались выравнивания в этой среде.

2 HardJoker

А что Вы так сразу прыгнули на стр. 164-165? Требования-рекомендации по длинам в этом документе начинаются со стр. 152.
Но собственно и там совершенно завышенные требования выставлены - 25милс(стр. 171, табл 5-60), они же 0,6мм - это менее 5пс разброса. Ну перебор, как мне кажется...
Хотя, возможно это как раз требования с учетом длин на подложке, которые отдельно не обозначены. Т.е на подложке уже набегает почти весь реально допустимый разброс, вот они и требуют снаружи его отсутствие.
Просто при периоде клока 3.3нс делать выравнивание на 5пс выглядит откровенным перебором. Хотя в рассчетах от Микрон и такая цифра присутствует...

Не,.. ткнули носом

Интересует разводка DDR3 SO-DIMM. В таких случаях средние байты получаются значительно более короткими, чем крайние. В документах по разводке DDR3 я видел рисунки где показано нарастание длин от первого байта к последнему. Нигде не могу отыскать прямой ответ на вопрос, могут ли длины симметрично увеличиваться от средних байтов к крайним и насколько это допустимо?

Сообщение отредактировал _Макс - Apr 30 2012, 15:05

"The length matching among byte lanes is not as tight as it is within the byte lane."

"Length Matching in Byte Lane to Byte Lane
Not required; deskewing required because of fly-by topology on address command bus"

Micron, TN-41-08: Design Guide for Two DDR3-1066 UDIMM Systems

В этом документе есть плохая новость. Зазоры между проводниками других групп в ряде случаев нужно выдерживать более 0.5мм, внутри группы - 0.3мм. В черновой разводке я допускал 0.1мм (мин. технологический), потом подумал увеличить до 0.15мм. Но такие зазоры я обеспечить просто не смогу. Не понимаю сколько нужно места, чтобы так вольготно проводники раскладывать. У меня DDR3-1066 с одним SO-DIMM, длина трасс составит около 40мм макс. Стоит ли заморачиваться?

А слоев у вас сколько? Место обычно оттуда берется...
Если не заморачиваться, то и память ставить не нужно Промоделируйте перекрестные искажения и наводки (crosstalk) тогда все будет ясно... что зазоры нужны.

3 сигнальных.

Чем еще кроме HyperLynx можно промоделировать?
Как быть если IBIS модели для процессора нет? Для модуля памяти её и быть не может. Есть какие-то обходные пути?

Crosstalk зависит от длины параллельного участка и от частоты.

Грубо связь можно считать критической если длина участка больше Lamda/8 при зазоре равном ширине и 50 Ом волновом одиночной линии.
Если длина участка больше то пропорционально увеличивать зазор. Делать зазор больше 3-x w смысла особого нет.
Пары практически не связанные на таких зазорах.

При таких скоростях (533МГц) на 40мм набежит почти 45 градусов, так что почти на пределе. Зазор придется увеличить хотя бы до 2-х W.

Спасибо за информацию. Где об этих законах почитать больше?

Но подождите, для 533МГц lamda/8 = 562/8 = 70.25мм. Стало быть, набежит только 25 градусов. Проверьте меня. И это только в том случае если проводник будет на протяжении всей длинны идти смежно с другим, чего не будет.

Сообщение отредактировал _Макс - May 17 2012, 17:53

На самом деле все работает и с меньшими зазорами... Не забываем простой момент - кроссталки все портят во время фронтов. Вот только при выравненных длинах эти фронты присутствуют примерно одновременно на всех сигналах группы, когда они устанавливаются. А вот сэмплируются эти сигналы в другой момент, когда они уже установлены. Поэтому внутри группы никто никому на самом деле не мешает.

70 мм это в вакууме. А на печатной плате надо еще диэл. проницаемость учитывать.
Поэтому надо делить приблизительно на SQRT(e = 4.5) ~ 2.12.

Немного картинок.

5 параллельных проводника ширина/зазор 0,1/0,1.
4 драйвера симметрично относительно центрального.
Центральный проводник приемник.

[attachment=68527:xt_model.PNG]

[attachment=68523:xt1.PNG]

[attachment=68524:xt2.PNG]

[attachment=68525:xt3.PNG]

[attachment=68526:xt4.PNG]