Только вот в DDR3 фазы между разными byte lane могут быть существенно сдвинуты и распределены случайным образом. Т.е. между byte lane зазоры необходимо соблюдать максимальные, правильно?


Делить расстояние на корень квадратный их проницаемости? Тогда более 45 градусов получается.

Что вы используете для создания таких картинок?
как и чем можно симулировать DDR3 в отсутствии IBIS модели на процессор и модуль SO-DIMM?

Картинки сделаны в MWO.
Но программа предназначена больше для проектирования и моделирования в СВЧ, а также анализа различных ЭМ структур.

Для цифры есть HyperLinx или SigXplorer.

Но согласитесь, сделать 3-w зазор между байт-группами в 10 раз легче, чем такой же зазор между всеми бит-сигналами?
На практике делали зазоры "по возможности", где было для этого место. Зазор в пределах 2-3W(0.25-0.375мм), длина интерфейса ~110мм макс. Это для данных. Для адресов зазором вообще никто не заморачивался - 5милс/5милс все разведено. ПО факту работает на 1866МГц. На 2133 так и не завелось, правда непонятно почему - то ли чипы неудачные, то ли дизайн подкачал, то ли сетап проца не тот...

А про 1866МГц/2133 - это частота фронтов или реально тактовая такая высокая?
Вроде максимальная частота была 1066 МГц.

Сколько же она потребляет на таких скоростях.

Пока не мерил, сколько там реально. Но то же, что в компах - DDR3-1866. Только без планок и два независимых канала рядом.

А на таких скоростях как разводите данные? На внутренних слоях или на внешних?
Или стэк слоев и в этом случае стандартный 4-х слойный?

Да, это была 4-х слойка. Все разведено на внешних слоях, внутренние земля/питание.

Моделировали или так отдали в производство?

Отдали. Мы никогда не моделим, у нас для этого инструментов нет, только мозги

Еще пару вопросов.
Для плат что работают на 1866МГц.

Сколько переходных максимум на трассах данных (не считая fanout)? Какая длина трассы при этом?
Какая толщина платы?
Параметры переходного отверстия (pad/drill/antipad)?





Согласен. Глаза боятся, а руки делают.

Переходных - от нуля до двух, как получится.
Длина трасс - от ~40мм для ближнего чипа до 110 для дальнего.
Плата обычная, ~1.6мм.
Переходные 0.5/0.3мм. Что такое антипад - до сих пор не пойму... Если имеется в виду зазор до плэйнов на внутренних слоях, то 0.2мм drill-to-shape, неподключенные переходные удалены(Unused Pad Supression включено для внутренних слоев).

Да ничего глаза не боятся. Если похожая реализация на референсе работает, то почему бы ей не заработать в переделанном моем дизайне?

В ряде мануалов есть тенденция выводить сопротивление дорог к 45 или даже 40 омам. У меня 55 (0,1 мм). Что я теряю? И почему многие устремлены к уменьшению?

Сообщение отредактировал _Макс - May 28 2012, 12:33

Потому что в ДДР3 драйвера такие, рассчитанные на работу на трассах с низким импедансом.

Не верится, где об этом почитать? Чем мне грозят мои 55?

Не верьте, дело Ваше, но мне кажется производитель чипов памяти знает, как лучше проектировать дизайн под его память:
 Micron_ddr3_design_guide.pdf ( 994.97 килобайт ) Кол-во скачиваний: 2915