|
|
  |
Правила в Altium Designer, выкладываем сюда создаваемые вами правила и вопросы |
|
|
|
May 29 2012, 19:33
|

Местный
  
Группа: Свой
Сообщений: 405
Регистрация: 9-09-09
Из: Украина
Пользователь №: 52 262

|
Цитата(konpin @ May 29 2012, 18:59)  КАК В ПРАВИЛАХ ПРОЕКТИРОВАНИЯ PCB-РЕДАКТОРА НАПИСАТЬ ПРАВИЛО НА МНОГОСЛОЙНУЮ ПЛАТУ.ПЕРЕХОДНАЯ КП(Via) НА ВТОРОМ СЛОЕ ТОЛЬКО ОТВЕРСТИЕ(HoleSize) с зазором(Clearance) 0.4мм Когдато писал подобное правило! Так не вспомню, чтото типа: 1) ViaSize < 0.5 ... (для виасов 0.2/0.5) 2) onLayer... Щас не парюсь. Использую Via simple. И если надо удалить ободок на слоях где эти Via не используются - делаю это при генерации герберов (там галочка есть такая)
--------------------
Om Shanti, Shanti, Shanti Om
|
|
|
|
|
Jun 27 2012, 16:16
|
Группа: Новичок
Сообщений: 4
Регистрация: 29-05-12
Пользователь №: 72 071

|
[font="Arial"][/font] Необходимо правило: Есть плата вкоторой существуют слои для отвода тепла.Они расположены после TopLayer и перед BottomLayer.Состоят из сквозных отв.(Hole) без КП.Вся остальная часть слоев занята медью.Отступ от Hole до меди 0.4 или 0.5мм. Написал правило для верхнего слоя без КП: (ObjectKind = 'Via') And (Layer = 'Termo_TopLayer') And (Net = 'No Net') And (ViaDiameter = AsMM(0)) And (StartLayer = 'Termo_TopLayer') And (StopLayer = 'Termo_TopLayer') Оно не работает. Не убирает КП на слое Termo_TopLayer. Где ошибка?
|
|
|
|
|
Jun 28 2012, 12:03
|

Гуру
     
Группа: Модераторы
Сообщений: 11 653
Регистрация: 25-03-05
Из: Минск
Пользователь №: 3 671

|
Цитата(peshkoff @ Jun 28 2012, 14:59)  Видимо ошибка в том, что слоя "Termo_TopLayer" не существует Может и существует. А вот что одновременно стартовым и стоповым быть не может-- это точно Цитата (StartLayer = 'Termo_TopLayer') And (StopLayer = 'Termo_TopLayer')
|
|
|
|
|
Jul 2 2012, 15:40
|
Группа: Новичок
Сообщений: 4
Регистрация: 29-05-12
Пользователь №: 72 071

|
Цитата(Владимир @ Jun 28 2012, 16:03)  Может и существует. А вот что одновременно стартовым и стоповым быть не может-- это точно
Эскизы прикрепленных изображений
|
|
|
|
|
Jul 31 2012, 16:55
|
Группа: Новичок
Сообщений: 4
Регистрация: 29-05-12
Пользователь №: 72 071

|
А как выбрать тип Via Fullsteck? Где это сделать расскажите по пунктам.
|
|
|
|
|
Aug 1 2012, 06:33
|

Местный
  
Группа: Свой
Сообщений: 405
Регистрация: 9-09-09
Из: Украина
Пользователь №: 52 262

|
Цитата(konpin @ Jul 31 2012, 19:55)  А как выбрать тип Via Fullsteck? Где это сделать расскажите по пунктам. Может я не понял вашего вопроса... Place Via -> Tab
--------------------
Om Shanti, Shanti, Shanti Om
|
|
|
|
|
Aug 31 2012, 07:53
|

Участник

Группа: Участник
Сообщений: 60
Регистрация: 24-05-09
Из: Нижний Новгород
Пользователь №: 49 495

|
На плате два полигона на разных слоях с одинаковым именами (poly_in). Создал для них правило, которое регламентирует зазор от...(ниже список по приоритетам, см. рис. 003.jpg) 1. между полигоном и компонентом DD5 2. между полигоном и компонентом DD1 3. между полигоном и всем остальным
Как видно из рисунков (см. ниже), на один из полигонов это правило подействовало, а на другой нет.
--------------------
|
|
|
|
|
Sep 3 2012, 07:59
|
Мыслящий
    
Группа: Свой
Сообщений: 1 729
Регистрация: 20-07-07
Из: Самара
Пользователь №: 29 270

|
Цитата(nnalexk @ Sep 3 2012, 10:18)  Подскажите как создать правило для того чтобы зазор между подсоединенным падом(через термобарьер) и полигоном был один. А зазор между неподсоединенным падом и полигоном другой. сейчас в clearence написано inpoly ispad 0.5 мм И везе прорисовывается 0.5 При этом в правиле power plane connect style все параметры по 0.2 Но почему-то это невыполняется Попробуйте сделать такое правило Clearence для Same Nets.
--------------------
FAQ по ADФорум по ADЗнание только тогда знание, когда оно приобретено усилиями своей мысли, а не памятью. ...стоит запомнить ...вернее задуматься.
|
|
|
|
|
Dec 3 2012, 11:55
|

Знающий
   
Группа: Свой
Сообщений: 724
Регистрация: 25-06-10
Из: С-Пб
Пользователь №: 58 141

|
При разводке платы длина проводника адреса должна быть контролируемой только от вывода корпуса Xilinx Virtex до вывода разъема SODIMM_DDR, но в панели РСВ показывается общая длина этого проводника, включаю и длину проводника от разъема до резисторной сборки – см. рис.1. Я попытался написать правило, что бы при построении «змейки» в режиме Interactive Length Tuning она выравнивалась только учитывая ее длину в определенных слоях и проверка DRC также считала длину проводника только в определенных слоях, но мое правило – рис. 2. не работает. Прошу помощи – в чем моя ошибка? И возможно ли вообще написать такое правило?
Эскизы прикрепленных изображений
|
|
|
|
|
  |
3 чел. читают эту тему (гостей: 3, скрытых пользователей: 0)
Пользователей: 0
|
|
|