Приветствую плисоводов

Пытаюсь поднять контроллер ddr3 памяти (на базе UniPhy) на альтеровской отладке (Stratix IV GX FPGA Development Kit).
Использую DDR3 Top, состоящую из одного модуля Micron MT41J64M16LA-15E на 128 метров.
Сделал простенький проект в QSYS, состоящий всего из двух компонентов - Альтеровский контроллер и штатный генератор траффика.
Все настройки контроллера и соответствие пинов проекта ногам FPGA прописал из мануала к отладке.
Суть проблемы - контроллер ddr3 памяти падает на этапе калибровки (1-ый шаг, Pre-bit Read deskew failure).
Как я понимаю, суть этого шага - выровнять сигналы на линиях DQ, относительно друг друга и управляющего сигнала DQS.

Настройки контроллера, архитектуру системы в QSYS и отчёт EMI (External Memory Interface Toolkit) во вложении.

За любые советы по делу - заранее спасибо.