Да, спасибо, это то, о чем я спрашивал, но пока тоже почему-то не работает (выделяет как положено, дает кликнуть и выбрать гейт в другом парте, а потом в конце Swap Gate failed) Тоже видимо до завтра надо отложить

А как избавиться от термобарьера для MVO?

в доке написано:
Multiple via objects connect to planes by multiple via object pads represented by conductive shapes with no tie legs or thermal reliefs.

Но либо я где-то что-то недопонимаю, либо....


UPDATE: Вопрос снят, ПКМ->Place Thermal Override почему-то не сработал с первого раза...

Посоветуйте, как описать в CES:

Есть много слоев.

Как задать разрешенные слои для целой цепи - очевидно.

Как задать разные разрешенные слои для разных "pin pairs" одной и той же цепи?


Есть цепь, разводка - цепочка (DDR3 addr/cntl), цепочка имеет разбивки на "pin pairs" (для выравнивания длин в pin pairs по формуле). Будет использоваться как template для группы цепей.

Как задать для этой цепи (и соответственно для template):
Первые "pin pairs" - идет в 1-м наборе разрешенных слоев, (например L2<->L14)
Участок короткий и высокая плотность цепей - на нем можно пренебречь взаимонаводками, поэтому используются все слои.

Дальше - длинный отрезок, для прочих наборов pin pairs - во 2-м наборе нужно использовать только L3,L6,L13 - разделенные полигонами.

Я извиняюсь, а зачем нужны формулы при этом? Точнее, как выглядит эта формула? Если я правильно понял, то надо выровнять группу данных, DM и DQS? Разве не достаточно задать простое условие без формулы для этого?

Vitan,
Вы правы; формула этто я перегнул.
Вся формула - это лишь Pin pair: Cpu pin - DDR chip (N) pin= Variable_N+/-(допуск)

Не придумывается как для линии адреса от CPU до первого чипа разрешить трассировку во всех слоях, а после переходного на перый чип , далее-только в 3-х

через Rule Aria

С Rule Area все понятно, но как бы обойтись без рисования дополнительных rule area, коих и так хватает...

Хотелоь бы только написания правил в Schemes, где используются уровни детализации цепей "net class" и "net"; но нет "pin pair".

Казалось логичным использование в Scheme тех же уровней детализации цепей, что и в "Constraint Classes" : Net class->Net->Pin Pair

Но вот как в Scheme воткнуть pin pair - не знаю.

Сообщение отредактировал sast777 - Nov 27 2012, 16:34

Написал что с Rule Area все понятно - оказалось все непонятно!

EE.7.9.3 update 6

Создано несколько Scheme; но в любой Scheme, кроме Master, - колонка Route серого цвета и чекбоксы для слоев во всех Scheme, кроме Master - нередактируемы.

Если в схеме Master ставлю checked на все слои, или ставлю галку на конкретный слой - то эти изменения повторяются во всех остальных Scheme!!

Вопрос -как редактировать колонку Route для произвольной Scheme? То есть создать для Scheme (и соответственно Rule Area) набор уникальный Route layers, отличный от Master?

Проблема похоже начинается в CES->Edit->Constraint Definition;

Page=Trace&Via properties;

Выбираю Constraint = Route

В Level вижу чекбоксы: Scheme, Layer, Net

Чекбокс Scheme - пустой.

И уже здесь (в Level) ничего не могу изменить -чекбоксы не меняются.




Это поведение совпадает с тем, что написано в CES User's Guide, page 150:

Rule: When specifying layers to route, you must do so in the (Master) scheme.


И это все, что относится к колонке "Route" в CES User's Guide, Chapter 6, Rule-Area Scheme Creation


Иначе, как запрет через Scheme (Rule Area) задавать уникальные наборы слоев для разводки,

я трактовать "Rule: When specifying layers to route, you must do so in the (Master) scheme." не могу.


И что делать?



Сообщение отредактировал sast777 - Nov 28 2012, 02:44

Почему когда заходишь из Expedition в part/pin mapping/preview схемный символ не отображается? Когда открываешь из библиотеки, то все нормально.

Совершенно тупой вопрос.

А почему "thermal override" (ПКМ на пине -> Place thermal override) не работает для негативных плейн-слоев, и даже там в списке их нет? И почему для них же не работает галка "Use thermal definition from padstack" в описании класса плейна (точнее как бы всегда работает, независимо от ее состояния)?

Короче - как для отдельно взятого пина, у которого в падстаке указан термал, сделать так, чтобы он подключался к негативному плейну по-другому, например сплошным подсоединением (buried)? При этом не трогая ни либу (убийство термала в падстаке не рассматривается, как и изготовление отдельно взятого целла специально под конкретную разводку).

С обычными, позитивнымы плейнами таких проблем нет.

И второй вопрос, еще тупее первого....

А то, что вывод в NC-Drill перед тем, как записать файлы, стирает ВСЁ в директории, куда заказан вывод, ничего не спрашивая, это глюк или фича? В общем осторожно - грабли - можно неожиданно потерять содержимое целой директории! Был нежданно этим поражен, сделав вывод в ту же папку, что и герберы.

тут не понял в чем проблема.
да стирает файлы в папке герберов,

но по умолчанию сохраняет гербера в PCB\Output\Gerber\ , а сверловку в PCB\Output\NCDrill\

Проблема в том, что я сменил место "умолчания", чтобы записать вывод куда мне надо, а не куда ей надо. И она стерла то, что ее совсем не касалось, даже не предупредив об этом. Хорошо что архив был - там лежала еще и другая документация, в единственном числе. Короче, "хотел как лучше, а получилось как всегда (с)" - хотел минимизировать потом копирования файлов, сразу экспортируя куда следует.

Или по-Вашему это нормально, что делаете где то "Save As" куда-то, и в результате оно в этом "куда-то" стирает все нафиг не предупредив?

Создайте копию падстека в локальной библиотеке (Setup>Padstack_Editor), в котором в строке Plane_thermal установите (Buried_thermal).
Выберите нужный пин и через Edit>Modify>Padstack_Processor замените падстек у выбранного пина на тот у которого (Buried_thermal).

Мне кто нибудь ответит?
http://electronix.ru/forum/index.php?s=&am...t&p=1116441