А резисторы цепляются на ноги RUP, RDN - два всего, но это для калибровки ОСТ.
Все подробности тут

Это легко, резисторными сборками Ну и конечно надо моделировать плату, такие вещи сразу бы вылезли.

Это не просто. Где взять дополнительно 32 пина? Есть кит с цыклоном3 с ддр. сделал всё как в ките. не терминируется там внешними резисторами шина данных.

Плату моделировали. моделировали в хиперлинксе. всё пучком. И при чем тут моделирование платы, если не работает схема, не работает динамическа терминация.

2gosu-art А что такое OCT? Не нашол в хэндбуке. Мне же нужно, чтобы терминаторы внутри ПЛИС подключались только на время, когда шина данных становится входом по отношению к ПЛИС.

On Chip Terminations.

В начале своих мучений с DDR2 и CycloneiV выясни, что ODT не работает. Повесил его на то ли на 0 то ли на 1 и работаю спокойно.

Не надо нигде брать, терминация делается на существующих линиях. Чаще всего проходные резисторы помогают, особенно на таких низких частотах.


Как так она не работает? Она работает, просто в Cyclone её нет. Поэтому надо делать две модели: передача от ПЛИС к памяти, с включённой ODT (это отдельная модель в IBIS памяти), передача от памяти к ПЛИС (с выключенной ODT, это другая модель).

+100500
Вопрос про терминацию должен был всплыть на этапах разработки принципиальной схемы и печатной платы.
Разработчики должны были заметить что в Циклопах3 нету ODT - и порешать эту проблему: либо моделированием и доп. терминацией, либо сменой ПЛИС на Спартан6, где уже есть всё встроенное (нет только Ниоса и Кактуса ).

Тем более, что, по словам ТС, разработчики вроде как продвинутые и моделируют плату в Гиперлинксе.
Я вот, например, плату целиком ещё ни разу не моделировал, однако для критических цепей и их терминации ещё на этапе схемотехники смотрю IBIS модели и осциллограммы сигналов и возможности ПЛИС в плане терминации.

Ну вот не заметили. Вообще в нашей канторе это был первый опыт с DDR. И ни кого рядом, кто уже её щюпал. Моделировали так, что на конце линии есть терминация 50 Ом. Т.е. в моделировании не было динамической терминации. просто линиия и на конце терминатор. За основу был взят кит на томже циклоне3, на котором ддр с данными аш в 72 бита (5 микросхем). Мы же упростили сделав 32 бита на 2-х микросхемах. На ките на шине данных не было внешней терминации. Ну не стали изобретать велосипед, доверились киту.

Ну целиком плату, да ещё плату с реальной полученной трасировкой, мы не моделировали. Моделировали отдельный цепи до трасировки.

А как можно было на этапе моделирования понять, что в циклоне3 нет ODT? Немного доки недокурили по работе ддр и про ODT в циклоне3.

Полностью лишённая смысла работа: вы смоделировали одно, а сделали по-другому.


Звон бы увидели в линии, сталии бы искать причины и поняли бы.

Это как? Дорисовали на схеме в HL резистор? Так схему моделировали или реально оттрасированную плату?


Так модель пинов в HL подключается. И там выбирается режим работы пина - один из описанных в файле модели. Если нужный режим (с включенным ODT) в списке не найден (поскольку не поддерживается), то это уже был повод задуматься - а шо ж не так.
И еще мне странно немного - на коротких линиях (1 дюйм) шина данных в топологии точка-точка должна бы заработать и без терминации. Ну вероятно были бы overshoot/undershoot, но времянка должна быть OK. Есть же примеры успешных проектов, работающих без терминации. Так что весьма вероятно что у Вас на плате еще какие-то косяки есть.

Этот "косяк" называется 2 чипа подключенных на один контроллер. Меня в свое время заставили поставить на схему с одним чипом DDR2 терминацию, хотя я упирался. Так вот на схему с двумя чипами я поставил сам - при производстве ошиблись и не поставили терминацию. Получилось хочу работаю - хочу нет. Хотя все линии короткие

Отнюдь. Или вы предлагаете DIMM, например, тоже оторвать и бросить? Там по 8 чипов на одном контроллере.

Два чипа можно подключить же по-разному. Например два 16-битных чипа в двух разных банках (chip-select имею ввиду разные) на 16-битной шине - это уже не соединение типа "точка-точка", потому что на каждой линии данных уже будет три пина. А если из двух 16-разрядных чипов набрать 32-разрядную шину, то на каждой линии данных будет два пина - контроллера и одного из чипов памяти. Это уже точка-точка. К скоростям и выравниваниям чувствительны именно клоки и шины данных, остальные сигналы значительно менее проблемные, к тому же можно обычно применить режим 2T, если все совсем уж плохо.
Ну и чисто проблемы Альтеры бывают.

у автора, как и у меня именно 32-разрядная шина. И не работает без терминации. С терминацией работает.

DmitryR а по поводу DIMM - если на FPGA нет терминации, то ее делают на плате с FPGA. У альтеры не помню, у кзайлинкса видел такое. Я кстати с альтерского кита на Циклон 4 и срисовывал терминацию на 2 чипа в шине 32 разряда

Неее.... Ну говорю же первый опыт, первое знакомство с хиперлинксом. Хиперлинкс - вообще отдельная планета. Реальную плату не моделировали. Моделировали даже не схему а отдельную цепь. Нарисовали цепь: Источник-резисторДорожка-виа-резисторДорожка-виа-терминатор+приемник. Ну какбы подрозумевал что на время передачи терминатор подключится.
Видать она у нас на опытных образцах и заработала, причем вроде из 7-ми плат на одной так и не пошла ддр - списали на непропай бга. А в серии на каждой 2-ой не пошла. В серию платы заказывали в др канторе, стек изменили, чуть тоньше платы получились.

Ну допустим нету в CycloneIII ODT и нужно ножку на микросхеме ODT затянуть в "1" (или в "0"). В прикреплении Э3 демокита . В схеме ODT идет на порт Cyclon-a, но если там нет одт - достаточно же ногу памяти подтянуть на "1" и не мучится с трассировкой этой цепи, тем более она идет на две мк.сх., да ещё с терминацией, да ещё с выравниванием. в SOPSбилдере указывается для какой ПЛИС будет собираться НИОС. Билдер собрал контроллер с ногой ODT. Даже не было тени сомнения, что ОДТ нету.

ps Всетаки, а почему в ките ODT от памяти завели на циклон?