С ПЛИС я раньше не работал. Поэтому прошу вас, уважаемые участники форума, подскажите возможно ли на ПЛИС решить следующую задачу. Нужно сделать один таймер 24 бита, 30 каналов сравнения все по 24 бита. Выход каждого канала сравнения идет на свою ножку ПЛИС. Значения для каналов сравнения задаем через внешнюю 8 бит шину. Частота на входе таймера 1.5 МГц. И какой девайс потянет такую задачу.

А точно полтора мегагерца? Не 150? У меня в Спартане-3 32-битный синхронный счетчик на 100 мгц работает...

Решение очень простое. Строим 24-х разрядный синхронный счетчик. Далее делаем 30 цифровых 24-битных компараторов (скажем, на XOR). Ну, и кучу 8-битных регистров для записи значений для компараторов (по 3 на один компаратор). В любой Спартан задача ложится. Еще и куча места останется.

Непонятности:
Счетчик, он должен быть загружаемым или нет? Или просто считает по кругу? Тогда какой смысл? Или он запускается по какому-то событию? А останавливается когда?

Что происходит (вернее, вам нужно) на выходах каналов? Пока получается, что там будет присутствовать единичный импульс длиной в период CLK.

Если значения сравнения фиксированные, то можно (Применительно Quartus от Altera)
воспользоваться двумя мегафункциями- LPM_count на 24 бита и дешифратор с соответствующими выходами
Если не знаете какую ПЛИС хотите использовать, то при создании проекта установите
параметр "компилятор назначает устройство". Если устройство хотите CPLD, то это предположительно
EPM7256s(для 5V)-epm3256(для 3V). Eсли в вашем усторйстве больше нет функций, кроме тех что вы назвали, то лучше используйте CPLD- для FPGA понадобится eщe одна микросхема EEPROM для ее загрузки.
А если ee не ставить,сразу паралельно с ПЛИС осваивать загрузку FPGA с контроллера будет затруднительно

1.5 MHz достаточно. Нужна точность 0.1 градуса при 20 тысячь оборотов в минуту.
Счетчик пусть бежит по кругу. Но нужно будет добавить регистр захвата счетчика по перепаду на одном из входов ПЛИС, а считывать значение этого 24 битного регистра через внешнюю 8 битную шину. Компараторы должны быть устроены так, чтобы после первого совпадения выставлялась единица, а после второго обратно ноль. Второй вариант - каждый канал сравнения содержит два компаратора. При совпадении с первым компаратором на выходе устанавливается единица, а при совпадении со вторым обратно ноль.

Тогда придется реализовывать для каждого входа небольшой фильтр, чтобы исключить ложные срабатывания. ИМХО на CPLD лучше не смотреть. Или нет, цену все-таки узнать будет интересно

Вход только один для регистра захвата счетчика если нещитать 8 битную шину.

И это не проблема. ТОлько это не особый компаратор, а счетный триггер после компаратора. А два 24-битных компаратора на каждый канал - это явно избыточно.



Ну-ну. А строб записи в компаратор? А шина адреса компараторов (их, помнится 30*3=90 ) ?
Что-то устройство стремительно перестает быть простым и помещаться в CPLD...

А я бы сделал так:
Один таймер, который считает свои 24 бита и сравнивает результат.
Но только дальше надо сделать 30 тайм-слотов и в каждый тайм-слот из памяти загружать данные для этого канала таймера, и соответственно после изменения счетчика его данные снова закидывать в память. Таким образом, получим:
счетчик таймера 24 бита,
Схема сравнения 24 бита,
мультиплексор на 30 выходов
двухпортовое ОЗУ 30х24,
счетчик тайм-слотов, чтобы считать до 30,
сумматор для счетчика тайм-слотов

Вот и вся хитрость для многоканального устройства.
У меня есть статья на сайте о битовом процессоре. Вот для него как раз и характерно наличие такого большого числа таймеров. Кстати, посмотрите, может быть и сам процессор Вам пригодится. Команд и ресурсов там можно добавить под Вашу задачу.

Удачи!

Имелся ввиду вход от датчика оборотов. У вас же какой-то двигатель?

По ресурсам: 24 бит регистр + компаратор займет 24 триггера + примерно 16 4-входовых LUT. Итого на Ваши 30 компараторов - 720 триггеров и ~500 LUT только на компараторы. CPLD типа altera max или xilinx coolrunner опадают сразу, остаются fpga - семейство cyclone или у altera или спартаны у xilinx. Если делать по тупому, то влезет даже в самые младшие модели. Если нужно в fpga запихнуть что-то еще, то можно заниматься оптимизацией, по типу предложенной iosifk: увеличить частоту в N раз, константы для компараторов запихать в память, за 1 такт делать М сравнений (M*N>=30) - это потребует М компараторов.
Если Ваша задача допускает переформулировку, например, все 30 компараторов не обязательно делать полностью независимыми, а объединить их в группы, у которых старшие биты одинаковы, то тогда ресурсы можно сильно уменьшить, и, возможно, такая схеме влезет в старшие cpld (c >=512 триггеров на борту). Повторяю, проблема по ресурсам упирается в первую очередь в память для хранения констант для компараторов.

Еще раз - нужен ОДИН счетчик для таймера и ОДИН компаратор,
Еще нужен ОДИН счетчик и ОДИН сумматор, как указатели на память.
И двухпортовка 24х30х2 - одна часть для значений таймеров, другая для значений, с которыми надо сравнивать. Возможно при 30х1,5 Мег потребуется конвейер для цепи сравнения.
поднимаем частоту в 30 раз относительно частоты сэмплирования
А вот результат сравнения недо разнести по 30 битам через мультиплексор.

Вот только можно здесь добавить - а зачем нужно сравнивать с каким-то значением? Почему нельзя загружать код и декрементировать до нуля? При этом еще чуть-чуть будет экономии...
Я не задаю вопрос: "А для чего нужно 24 бита, нельзя ли сделать предделитель так, чтобы было несколько диапазонов"? Это дело того, кто отправил пост.
Удачи!

Еще есть MAX II.

Да, верно, я о них забыл! Например epm1270 в не в bga корпусе. Или, если не страшиться bga - epm2210 - похоже, что в него влезет всяко. Не знаю, есть ли у xilinx сплд такого большого объема. Но замечу, что по цене макс2 превзойдет циклон 1или 2.

MAX II - fpga, со структурой ЛЭ cyclone и интегрированным загрузочным ПЗУ.
Altera назвала их CPLD для рекламы.

Kazap
-----------------------------------------------------------------------------------------------------------------
для FPGA понадобится eщe одна микросхема EEPROM для ее загрузки.
А если ee не ставить,сразу паралельно с ПЛИС осваивать загрузку FPGA с контроллера будет затруднительно
-------------------------------------------------------------------------------------------------------------------
В чем трудности?

Сообщение отредактировал oleg_d - May 15 2006, 22:44