Прошу совет.
Необходимо развести плату на которой SDRAM должна работать как с ADSP так и с ПЛИС, т.е все эти элементы используют одну шину .При этом предполагается что шина последовательно обходит элементы цепочки.
Вопрос, какая цепочка будет наиболее правильной :
1)ADSP - SDRAM - ПЛИС
2)ПЛИС - ADSP - SDRAM
?

Не самый удачный вариант. Лучше бы они имели каждый свою SDRAM.
Учтите что SDRAM работвет на больших частотах, где длина дорожки - линии связи из опыта не должна превышать 4см, к тому же существуют отражения вч сигнала от контактов и на дорожке образуется нечто вроде стоячей волны. Итог - помехи, броски напряжения. Намучаетесь. Но если по другому нельзя. То вариант ADSP - SDRAM - ПЛИС наиболее пригоден, только все компоненты придется размещать максимально близко друг к другу.

<
1)ADSP - SDRAM - ПЛИС
2)ПЛИС - ADSP - SDRAM>
Без разницы, если согласовывать как полагается. Последовательно всем выходным буферам ставить резюки и на местах стыков/разветвлений линий передачи. Поиграйтесь в HL, все встанет на свои места.

<...где длина дорожки - линии связи из опыта не должна превышать 4см...>
Длина линии не требующей согласования зависит от "быстродействия" буферов, а не от частоты работы устройства (например, тот же SDRAM расчитанный на 60МГц можно и на 10МГц заставить работать НО! согласовывать надо на 60).

<отражения вч сигнала от контактов >
И нетолько от этого, отражение происходит от любого градиента импеданса линии. Например изменение ширины линии, VIA, изгиба, отсутствие/присутствие слоя земли/питания под линией.

Еще есть нюянс в высокоскоростном подключении ПЛИС куда-либо.
Если на выход пина поступает сигнал с триггера через комбинаторную логику, то необходимо учитывать время распространения сигнала до нагрузки и писать констрейны с его учетом. Как правило в "высокоскоростных" линиях длинной ~5см набегает ~1-1.5 нс

Ни в коей мере не хочу ставить под сомнение все вышесказанное, тем более что мне пока не приходилось преодолевать планку в 100МГц в системных шинах, но вот изучая схемотехнику ез-кита от Аналог Девайса, а именно ADSP-BF533 EZ-KIT LITE, с изумлением обнаружил там полное отсутствие последовательных резюков на шинах данных (да и остальных тоже). Хотя там у блэкфина на шине висят пара флешек и один SDRAM, с которым идет обмен на 133МГц. Сразу оговорюсь, что живьем этот кит не видел...
Размер самой платы отнюдь не маленький. Как такое может быть?

Вы абсолютно верно подметили!
Вышесказанное носится к идеальным правилам, или по крайней мере на их основании можно в какой-то степени проводить автоматизированное проектирование ПП с учетом паразитов платы.
Теперь по деталям.
По поводу отсутствия резюков.
В принципе, ничего не мешает производителю микросхемы встраивать согласующий резюк в микросхему и рекомендовать разработчикам ширину линии, высоту диэлектрика и его диэл. проницаемость. Например в последних семействах Xilinx появляются такие вещи как опорные внешние резюки на основании которых все пины блока относящегося к данной опоре получают получают согласующие довески. Так же имеются робкие попытки подобного и например у Spartan2, у него можно регулировать выходные миллиамперы (2,4,6,...24) и параметр fast/slow (да Вы наверное и сами это знаете).
Ну и думаю самая главная причина - "А чего страшного в этой бороде". Перенапряжение, дак оно как правило не больше 0.5В, не смертельно. Возможность ложных срабатываний от "бороды", это грозит бедой только для тактовых сигналов. Например на тактовый счетчика попадает "борода" с частотой, как правило, много больше частоты срабатыва, он хоть и не успеет инкрементироваться, но вот войти в "странное" состояние это запросто. Т.е. можно сделать вывод, самое главное чтоб схема была синхронной, тогда в принципе на бороду в данных и аддресе можно прикрыть глаза а лишь тчательно проследить за тактовым сигналом и сдвигами между сигналами.

Хотя для меня загадка, как например мелают шины в PC на сотнямегагерцовых частотах с длинами в >10 см. Ведь там в принципе по задержке распространения сигнала получается так, что на входе линии один сигнал а на выходе предидущий.

Спасибо всем, получу результаты расскажу.

Кстати при более внимательном просмотре схемы ADSP-BF533 EZ-KIT LITE резисторы 33R были обнаружены на линиях SCLK0 и SCLK1. Кроме того в Gerber файлах этой платы прописано требование к производителю обеспечить импеданс 50Ом +-10% для всех проводников толщиной 0,127мм

Есть еще нюансы.
Попытался недавно выяснить у производителя плат (Рязань) толщины диэлектриков, проницаемость. Был сильно удивлен, что толщина в бланке заказа величина ориентировочная, проницаемость поточнее вообще не смог выяснить. Добавте допуска на проводники, разброс параметров буферов ... Вобщем картина складывается не очень.

Как практически производитель может обеспечить импеданс 50Ом +-10% для всех проводников толщиной 0,127мм ?
И почкму именно 50 Ом?

Импеданс определяется в основном тремя параметрами: ширина проводника, толщина и диэлектрическая проницаемость диэлектрика.
Если Вы указываете в качестве диэлектрика FR-4, то диэлектрическая проницаемость материала равна 4.3. При толщине диэлектрика 5mil, и ширине дорожки в 9mil вы получете волновое сопротивление дорожки ~50Ом. Все вышесказанное относится к случаю - дорожка на верхнем или нижнем слое. Если вы ведете трассу во внутреннем слое, между двух слоев питания, то ширина дорожки получается значительно меньше. Это лучше посмотреть запустив HyperLynx.
По поводу 50Ом, точно не скажу, возможно согласующие резисторы встроены в корпус для обеспечения согласования именно на 50Ом. Многие производители микросхем рекомендуют разводить свои высокоскоростные платы трассами с волновым сопротивлением от 45 до 65Ом. Чет больше волновое сопротивление трассы отличеатся от выходного сопротивления драйвера, тем больше различных артефактов в форме сигнала наблюдается на приемной стороне.

Удачи

Ничего страшного и безрадостного в этом нет. И вот почему - нет необходимости, во многих случаях, в точном согласовании - я веду речь о цифровых сигналах. Небольшое рассогласование вызовет небольшое отражение (не буду утомлять цифрами - желающие могут сделать это сами) и пока эти отражения + перекрестные наводки не превосходят порога логики - криминала нет. Более того часто вообще не надо согласовывать (когда фронт сигнала не превосходит удвоенного времени распространения сигнала по дорожке конечно тривиальный случай) - приемлемый результат получается просто включением потерь в линию (обычно 10 - 30 Ом), те кто работают с такими сигналами хорошо это знают по личному опыту, это известно ~ 30 лет. А остальным можно убедиться в этом с помощью многочисленных програм - например Hyperlynx или .....

Для всех материалов, не относящимся к специальным (типа Rogers и т.д.), допуск на толщину слоя после сборки платы составляе 10%. Поэтому, если надо получить стабильные и повторяемые характеристики, особенно на ВЧ, надо использовать спец. материалы, например Rogers RO4350B. Существуют как ламинаты, так и препреги.
Контроль импеданса на этапе производства производится на отдельном технологическом участке заготовки, рядом с Вашей платой. Т.е. формируется определенная топология и после изготовления проводятся испытания. Серьезные фирмы переделывают сами и без уведомления, если пролетели с заказанным импедансом, т.е. можно быть уверенным в качестве. При этом отечественные производители к ним не относятся. Увы .
Как показывает мой опыт, изготовить плату, с точными и повторямыми характеристиками могут только за пределами РФ, причем Азия предпочтительнее, т.к. декларируемая "Европа" часто таковой не оказывается, а деньги за нее берутся.

Наверное уже поздно но хочу добавить.
Разводил плату с SDRAM (4 чипа), выровнять линии
данных и управляющих сигналов не получилось (по определненным причинам),
разрыв составлял от миллиметров до 3 см. В среднем линии получились длинной
около 7 см. Согласовал только клоки для SDRAM.
Данный девайс работает на частоте 100 МГц без проблем.
Думаю если бы плисина была бы побыстрее, то работало бы и на 133.
Выговорился Спасибо за внимание

Есть две микросхемы SDRAM памяти MT48LC8M32B2TG-6, шины данных, адресная и управляющие сигналы через резисторы соединены на TMS320DM642AGNZ7.

Хочу выяснить какие цепи необходимо ровнять, какие меньше больше.
Есть часть адресной шины, которая идёт как на одну, так и на другую сдрам. Вычитал на форуме что надо заводить с проца на резистор потом на сдрам1 потом на сдрам2, так как при разветвлении будут отражения, что не есть гуд. Но тогда получается, что на сдрам2 часть адреса придёт с задержкой. Это нормально?

Может быть под эти элементы есть какая нибудь пдфка?
спасибо!