Периферия годная и оттестированная. А вот как вы все вместе будете собирать на неизвестном железе - не знает никто, следовательно никто и не может гарантировать что будет работать вот так сразу.
Что качается Zynq - чип хороший, нет слов. Если подходит под задачу и бюджет. Там всю интеграцию сделали за вас. А вот если не подходит - увы, кушайте что дают.

с цинком не было готового модуля, а с разводкой ДДР3 не хотели возиться. Потому мучаю спартан.

Посмотрел суммари нашел что дебуг модуль имеет максимальный делай 9.96 , это на грани 100 МГц. А вот может ли мне как помешать этот дебуг модуль? Еще у меня полные не понятки с констрайнами, можно ли через system.ucf нарулить так чтобы кэш работал или нет? То есть может у меня не хватать какого то констрайна, который бы гарантировал сборку проца с лучшими характеристиками? Или на спартане 6-45 надо смириться, и считать что кэш 64 не для него.

Мне не нужен кэш 64, я просто хочу понять все ли я сделал для того, чтобы потом не вылезли проблемы? Ведь если с 64 кэшем не запускается, значит что-то еще не так.. или это уже ограничение спартана?

Zynq и microblaze по вычислительной мощности как BMW и велосипед. Если вам все равно что использовать - трудно комментировать. Ну, купите может zedboard - всяко дешевле чем самому разводить
Со свой стороны могу на выходных в нашем проекте на S6-45 сделать кеш 64к и посмотреть что получится. Но глубокого анализа не обещаю, на уровне работает/не работает.

Буду благодарен если попробуете, кэш данных и инструкци по 64 КБайта, 8 словный кэш, виктим кэеш тоже на полную, стрим кэш. Вообщем все галочки включить, все ползунки на максимум...


в нашем проекте конечная стоимость продукта весьма высока, а серия не велика, так что нет смысла в экономии на железе... А вычислительные мощности решаются стационарным компьютером. От плисины требуется удобство и гибкость. Спартан в целом подходит, но уже без запаса. Цинк с сильным запасом, можно позволить себе иногда халатное программирование без мыслей об оптимизации и так далее... Но это должен быть продукт, а не стартер кит. Старкиты нельзя ставить в прибор, они меняются, перестают делаться и так далее, заимеешся с поддержкой потом, все же серия малая, но серия...

Так что поедем пока на велике, но будем думать о БМВ...

Синтезировал согласно вашим пожеланиям - все работает. Трудно сказать быстрее или нет (нет объективных тестов), но стабильно.

Спасибо большое!

у меня отличие что виктим и врайт бак еще в кеше данных, и ДДР у меня 2 микрушки. То есть адресное пространство пошире.
А какие частоты на шинах и у ядра? и какаой спартанчик? А какие шины зарегистерены?

Странно почему же мой спартан не работает? Хотя я замечал что без регистров 1 банк ДДР работает, а 2 перестает. Наверное все уже на грани, чуть добавил еще один модуль управления ДДР и усе перегрелось...

6S45-3, AXI (та, на которой DDR) - 100MHz, AXI Lite - 50MHz, Microblaze - 100MHz, DDR - 300MHz, на AXI все FULLY_REGISTERED, на AXI Lite - LIGHT_WEIGHT.
А перегрелось - вряд ли, у них рабочая температура до 85. Скорее из-за нагрева тайминги поплыли - ну, на одно выходит.

А какие то особенные констрайны были?

Вручную ничего не дописывал.

то есть system.ucf вообще пуст? или он каким то визардом создан?

Если без пинов, то все что осталось

угум спасибо. Это успокаивает, я все думал может там чего не дописал. С примером шел могучий констраин, но я так понимаю он больше для симулятора, и я все переживал может чего не дописал.

Вообще говоря могучий констрейн на ddr нужен, и совсем не только для симуляции. Как его правильно прописать есть в доке на ddr. Он реально большой и могучий

Да и на Ethernet тоже - но их визарды прописывают в отдельных файлах.

про ДДР понятно, иначе оно и работать не будет. Там к блокам визард сделал констрайны, он их даже менять не разрешает, так что их не обсуждаем. Вопрос именно в юзер констрайне.

У меня там были всякие сопряжения частоты и шин, типа такого


# TNM_NET clk_gtx is */GTX_CLK
# TIMESPECs for AXI Streaming clock crossing to/from */GTX_CLK
TIMESPEC "TS_axistreamclks_2_GTX_CLK" = FROM axistream_clk TO clk_gtx 8000 ps DATAPATHONLY; #assumes clk_gtx <= 125 MHz
TIMESPEC "TS_GTX_CLK_2_axistreamclks" = FROM clk_gtx TO axistream_clk 10000 ps DATAPATHONLY; #assumes axistream_clk <= 100 MHz
# TIMESPECs for AXI-Lite clock crossing to/from */GTX_CLK
TIMESPEC "TS_axi4lite_clk_2_GTX_CLK" = FROM axi4lite_clk TO clk_gtx 8000 ps DATAPATHONLY; #assumes clk_gtx <= 125 MHz
TIMESPEC "TS_GTX_CLK_2_axi4lite_clk" = FROM clk_gtx TO axi4lite_clk 10000 ps DATAPATHONLY; #assumes axi4lite_clk <= 100 MHz

на многое среда в итоге ругнулась и не захотела применять... и уж не знаю что с этим делать...