реклама на сайте
подробности

 
 
4 страниц V  « < 2 3 4  
Reply to this topicStart new topic
> Косяки трассировки DDR3
KostyantynT
сообщение Jul 2 2013, 05:48
Сообщение #46


Местный
***

Группа: Свой
Сообщений: 290
Регистрация: 27-06-05
Из: Киев
Пользователь №: 6 345



Цитата(fill @ Jul 1 2013, 18:13) *
Колонки Pin Package Length и Pin Package Delay в закладке Parts

Ок fill спасибо. вы как всегда коротко и по делу. Кстати поборол Hyperlynx. Просто заново переразложил линии и прошли тесты на 1866.


--------------------
Если в сердце дверь закрыта - надо в печень постучать..
Go to the top of the page
 
+Quote Post
Restinstage
сообщение Jul 2 2013, 07:04
Сообщение #47


Участник
*

Группа: Участник
Сообщений: 17
Регистрация: 1-10-12
Пользователь №: 73 756



2КонстантинТ
Давайте окончательно проясним что же такое временная модель контроллера, как ее назвали
в моей теме http://electronix.ru/forum/index.php?showt...15&start=15 . Там предполагается что ее надо генерить. Так вот
если я найду Pin Package Length контроллера и забъю их в CES, а потом сгенерю файл *.hyp
для Hyperlynx - это и будет работа с правильной временной моделью?
И что такое файл DDR3Delays_autogenerated.txt, который Hyperlynx создает автоматически?

Сообщение отредактировал Restinstage - Jul 2 2013, 07:06
Go to the top of the page
 
+Quote Post
Uree
сообщение Jul 2 2013, 07:07
Сообщение #48


Знающий
******

Группа: Свой
Сообщений: 5 223
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



А знаете, что самое странное в этой ситуации? Вот Вы с середины мая ковыряете этот дизайн, пытаясь в модели сделать его рабочим. Сейчас наконец у Вас получилось. В модели. За полтора+ месяца. А теперь попробуйте в Вашем файле сделать разрывы плэйнов, как в исходном, и промоделить еще раз. Боюсь результат Вам не понравится, потому как ГиперЛинкс не увидит разницы и скажет, что такой вариант тоже рабочий... И на борьбу с чем потратили время?
Go to the top of the page
 
+Quote Post
fill
сообщение Jul 2 2013, 09:59
Сообщение #49


Гуру
******

Группа: Модераторы
Сообщений: 4 361
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512



Цитата(Uree @ Jul 2 2013, 11:07) *
А знаете, что самое странное в этой ситуации? Вот Вы с середины мая ковыряете этот дизайн, пытаясь в модели сделать его рабочим. Сейчас наконец у Вас получилось. В модели. За полтора+ месяца. А теперь попробуйте в Вашем файле сделать разрывы плэйнов, как в исходном, и промоделить еще раз. Боюсь результат Вам не понравится, потому как ГиперЛинкс не увидит разницы и скажет, что такой вариант тоже рабочий... И на борьбу с чем потратили время?


В новой версии 9.0 увидит видео


--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю.

www.megratec.ru
Go to the top of the page
 
+Quote Post
Uree
сообщение Jul 2 2013, 10:18
Сообщение #50


Знающий
******

Группа: Свой
Сообщений: 5 223
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



Хорошо, красиво выглядит. А где eye diagram для сигналов пролетающих над разрывами плэйнов? Собственно для дизайнера именно это конечная цель моделирования, а не карта ЭМ-поля вокруг проводника. Я бы с удовольствием проверил некоторые моменты с сигналами пересекающими границы плэйнов, если бы была такая возможность в HL.
Go to the top of the page
 
+Quote Post
KostyantynT
сообщение Jul 2 2013, 18:00
Сообщение #51


Местный
***

Группа: Свой
Сообщений: 290
Регистрация: 27-06-05
Из: Киев
Пользователь №: 6 345



Цитата(Uree @ Jul 2 2013, 10:07) *
А знаете, что самое странное в этой ситуации? Вот Вы с середины мая ковыряете этот дизайн, пытаясь в модели сделать его рабочим. Сейчас наконец у Вас получилось. В модели. За полтора+ месяца. А теперь попробуйте в Вашем файле сделать разрывы плэйнов, как в исходном, и промоделить еще раз. Боюсь результат Вам не понравится, потому как ГиперЛинкс не увидит разницы и скажет, что такой вариант тоже рабочий... И на борьбу с чем потратили время?

Гражданин, по делу есть что сказать или так. зашли на огонек cool.gif
Вообще-то с середины мая я сделал совершенно новый свой дизайн с нуля, с которым сейчас и работаю. И в гиперклинксе гоняю свой дизайн.

Цитата(Restinstage @ Jul 2 2013, 10:04) *
2КонстантинТ
Давайте окончательно проясним что же такое временная модель контроллера, как ее назвали
в моей теме http://electronix.ru/forum/index.php?showt...15&start=15 . Там предполагается что ее надо генерить. Так вот
если я найду Pin Package Length контроллера и забъю их в CES, а потом сгенерю файл *.hyp
для Hyperlynx - это и будет работа с правильной временной моделью?
И что такое файл DDR3Delays_autogenerated.txt, который Hyperlynx создает автоматически?

Ну я уже это сделал, гуперлинкс не жалуется. Сейчас хочу в готовом референсе от производителя посмотреть длины трасс. Учитывает ли гиперлинкс он эти Pin Delays или нет это точнее скажет fill.

Мы вот тут спорим об учете Pin delays, а вот что пишут инженеры TI http://e2e.ti.com/support/dsp/davinci_digi...820.aspx#617820 cool.gif


--------------------
Если в сердце дверь закрыта - надо в печень постучать..
Go to the top of the page
 
+Quote Post
Uree
сообщение Jul 2 2013, 19:07
Сообщение #52


Знающий
******

Группа: Свой
Сообщений: 5 223
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



Цитата(КонстантинТ @ Jul 2 2013, 20:00) *
Гражданин, по делу есть что сказать или так. зашли на огонек cool.gif
Вообще-то с середины мая я сделал совершенно новый свой дизайн с нуля, с которым сейчас и работаю. И в гиперклинксе гоняю свой дизайн.


Все, что считал важным, я сказал в первом же ответе на Ваш вопрос. Т.е. Вам дальше не мешать делать свой дизайн?

ЗЫ А по ИБИСам никто и не спорил. Не содержат они временных особенностей чипа, это известно. Только электрические характеристики драйвера.
Go to the top of the page
 
+Quote Post
KostyantynT
сообщение Jul 2 2013, 19:22
Сообщение #53


Местный
***

Группа: Свой
Сообщений: 290
Регистрация: 27-06-05
Из: Киев
Пользователь №: 6 345



Цитата(Uree @ Jul 2 2013, 22:07) *
Все, что считал важным, я сказал в первом же ответе на Ваш вопрос. Т.е. Вам дальше не мешать делать свой дизайн?

ЗЫ А по ИБИСам никто и не спорил. Не содержат они временных особенностей чипа, это известно. Только электрические характеристики драйвера.

По чему же, с удовольствием обсужу конкретные практические вопросы, особенно что касается броадкома. Вы я так понимаю, просто копируете броадкомовские рефы, или с нуля рисуете? Гоняли ли их рефы в гиперлинксе?


--------------------
Если в сердце дверь закрыта - надо в печень постучать..
Go to the top of the page
 
+Quote Post
Uree
сообщение Jul 2 2013, 20:08
Сообщение #54


Знающий
******

Группа: Свой
Сообщений: 5 223
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



С чего вдруг такое понимание... где я написал, что копирую?
Броадком... какая разница, на основе чего именно у меня дизайны? Много разного было. От производителя чипа мало что зависит - хоть Броадком, хоть Интел, хоть Ксайлинкс - тот же ДДР3 примерно с одинаковыми требованиями везде проектируется.
Вы "гоняете" модели. И? Какой результат? Сколько дизайнов совпало в работе с моделями?
Go to the top of the page
 
+Quote Post
KostyantynT
сообщение Jul 2 2013, 20:40
Сообщение #55


Местный
***

Группа: Свой
Сообщений: 290
Регистрация: 27-06-05
Из: Киев
Пользователь №: 6 345



Цитата(Uree @ Jul 2 2013, 23:08) *
С чего вдруг такое понимание... где я написал, что копирую?
Броадком... какая разница, на основе чего именно у меня дизайны? Много разного было. От производителя чипа мало что зависит - хоть Броадком, хоть Интел, хоть Ксайлинкс - тот же ДДР3 примерно с одинаковыми требованиями везде проектируется.
Вы "гоняете" модели. И? Какой результат? Сколько дизайнов совпало в работе с моделями?

Я рефы не считал, хотя будет время - обязательно попробую. Свои - считаю, хотя это больше для личного спокойствия. Гораздо больше информации дает изучение готовых дизайнов.


--------------------
Если в сердце дверь закрыта - надо в печень постучать..
Go to the top of the page
 
+Quote Post
SmartDesign
сообщение Jul 17 2013, 03:51
Сообщение #56





Группа: Новичок
Сообщений: 6
Регистрация: 17-07-13
Пользователь №: 77 563



Думаю что надо проверить сигналы на соответствие тербуемому импедансу(для Single ended это может быть 60Ohm)
ну и прогнать проверку на перекрестные помехи.Сигналы очень близко располагаются друг к другу.
Go to the top of the page
 
+Quote Post
KostyantynT
сообщение Jul 20 2013, 21:31
Сообщение #57


Местный
***

Группа: Свой
Сообщений: 290
Регистрация: 27-06-05
Из: Киев
Пользователь №: 6 345



Цитата(SmartDesign @ Jul 17 2013, 06:51) *
Думаю что надо проверить сигналы на соответствие тербуемому импедансу(для Single ended это может быть 60Ohm)
ну и прогнать проверку на перекрестные помехи.Сигналы очень близко располагаются друг к другу.

Спасибо, вопрос решен. Получили рекомендации броадкомавцев (их внутренний документ), регламентирующий дизайн DDR3. Допуски там очень большие. Например - шина данных +- 3мм. В рефах видел переход дифпар (шд) на другой слой, причем VIA были в середени трассы. Ничего, работает.


--------------------
Если в сердце дверь закрыта - надо в печень постучать..
Go to the top of the page
 
+Quote Post
SmartDesign
сообщение Jul 21 2013, 04:25
Сообщение #58





Группа: Новичок
Сообщений: 6
Регистрация: 17-07-13
Пользователь №: 77 563



Поздравляю! Дорогу осилит идущий
Go to the top of the page
 
+Quote Post
KostyantynT
сообщение Sep 10 2013, 20:11
Сообщение #59


Местный
***

Группа: Свой
Сообщений: 290
Регистрация: 27-06-05
Из: Киев
Пользователь №: 6 345



Цитата(SmartDesign @ Jul 21 2013, 07:25) *
Поздравляю! Дорогу осилит идущий

Тему можно закрывать. Память завелась на 2133 (хотя были установлены чипы на 1333). Плата 4-х слойная.


--------------------
Если в сердце дверь закрыта - надо в печень постучать..
Go to the top of the page
 
+Quote Post

4 страниц V  « < 2 3 4
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th July 2025 - 13:21
Рейтинг@Mail.ru


Страница сгенерированна за 0.01499 секунд с 7
ELECTRONIX ©2004-2016