Ок fill спасибо. вы как всегда коротко и по делу. Кстати поборол Hyperlynx. Просто заново переразложил линии и прошли тесты на 1866.

2КонстантинТ
Давайте окончательно проясним что же такое временная модель контроллера, как ее назвали
в моей теме http://electronix.ru/forum/index.php?showt...15&start=15 . Там предполагается что ее надо генерить. Так вот
если я найду Pin Package Length контроллера и забъю их в CES, а потом сгенерю файл *.hyp
для Hyperlynx - это и будет работа с правильной временной моделью?
И что такое файл DDR3Delays_autogenerated.txt, который Hyperlynx создает автоматически?

Сообщение отредактировал Restinstage - Jul 2 2013, 07:06

А знаете, что самое странное в этой ситуации? Вот Вы с середины мая ковыряете этот дизайн, пытаясь в модели сделать его рабочим. Сейчас наконец у Вас получилось. В модели. За полтора+ месяца. А теперь попробуйте в Вашем файле сделать разрывы плэйнов, как в исходном, и промоделить еще раз. Боюсь результат Вам не понравится, потому как ГиперЛинкс не увидит разницы и скажет, что такой вариант тоже рабочий... И на борьбу с чем потратили время?

В новой версии 9.0 увидит видео

Хорошо, красиво выглядит. А где eye diagram для сигналов пролетающих над разрывами плэйнов? Собственно для дизайнера именно это конечная цель моделирования, а не карта ЭМ-поля вокруг проводника. Я бы с удовольствием проверил некоторые моменты с сигналами пересекающими границы плэйнов, если бы была такая возможность в HL.

Гражданин, по делу есть что сказать или так. зашли на огонек
Вообще-то с середины мая я сделал совершенно новый свой дизайн с нуля, с которым сейчас и работаю. И в гиперклинксе гоняю свой дизайн.


Ну я уже это сделал, гуперлинкс не жалуется. Сейчас хочу в готовом референсе от производителя посмотреть длины трасс. Учитывает ли гиперлинкс он эти Pin Delays или нет это точнее скажет fill.

Мы вот тут спорим об учете Pin delays, а вот что пишут инженеры TI http://e2e.ti.com/support/dsp/davinci_digi...820.aspx#617820

Все, что считал важным, я сказал в первом же ответе на Ваш вопрос. Т.е. Вам дальше не мешать делать свой дизайн?

ЗЫ А по ИБИСам никто и не спорил. Не содержат они временных особенностей чипа, это известно. Только электрические характеристики драйвера.

По чему же, с удовольствием обсужу конкретные практические вопросы, особенно что касается броадкома. Вы я так понимаю, просто копируете броадкомовские рефы, или с нуля рисуете? Гоняли ли их рефы в гиперлинксе?

С чего вдруг такое понимание... где я написал, что копирую?
Броадком... какая разница, на основе чего именно у меня дизайны? Много разного было. От производителя чипа мало что зависит - хоть Броадком, хоть Интел, хоть Ксайлинкс - тот же ДДР3 примерно с одинаковыми требованиями везде проектируется.
Вы "гоняете" модели. И? Какой результат? Сколько дизайнов совпало в работе с моделями?

Я рефы не считал, хотя будет время - обязательно попробую. Свои - считаю, хотя это больше для личного спокойствия. Гораздо больше информации дает изучение готовых дизайнов.

Думаю что надо проверить сигналы на соответствие тербуемому импедансу(для Single ended это может быть 60Ohm)
ну и прогнать проверку на перекрестные помехи.Сигналы очень близко располагаются друг к другу.

Спасибо, вопрос решен. Получили рекомендации броадкомавцев (их внутренний документ), регламентирующий дизайн DDR3. Допуски там очень большие. Например - шина данных +- 3мм. В рефах видел переход дифпар (шд) на другой слой, причем VIA были в середени трассы. Ничего, работает.

Поздравляю! Дорогу осилит идущий

Тему можно закрывать. Память завелась на 2133 (хотя были установлены чипы на 1333). Плата 4-х слойная.