Нет такого механизма. На то он и М0.




Только PRIMASK есть.

Может в Cortex-M0+ добавят функциональности...

Как-то неполиткорректно

В ядре столько много понапихано, что какая-то мелочь ни чуть не добавила сложности/потребления. Даже если цифровой компаратор считать сложным, то маскировка приоритетов по И/ИЛИ просто элементарна.

Сообщение отредактировал GetSmart - Jul 11 2013, 15:22

Мало того, в доке на LPC11xx (CM0) LPC81x (CM0+) об NVIC есть пунктик "4 programmable interrupt priority levels with hardware priority level masking", который трудно перевести как блокировка всех IRQ с конфигурируемыми приоритетами (регистром PRIMASK).

Так что, надежда остаётся?

Непонятно как надо понимать эту фразу. Прерывание с приоритетом N может прервать прерывание с приритетом N+1. но не наоборот. Это обеспечивает hardware
PRIMASK запрещает/разрешает выполнение всех прерываний с конфигурируемым проиритетом. Не то.

Толку с неё, если регистр BASEPRI не реализован?

Сообщение отредактировал IgorKossak - Jul 11 2013, 16:58

Такая интерпретация второй части предложения напоминает масло масляное. Наличие нескольких уровней приоритетов в контроллере ВСЕГДА обязывает контроллер их ограничивать в процессе их обслуживания. В то же время "софтвер маскинг" обозначало бы ручное управление разрешением/запретом конкретных прерываний. А вот "хардвер маскинг" обозначает "лазейку" типа BASEPRI или ещё более простую маскировку, но для 4 уровней от неё экономия будет незаметна.