Категорически приветствую, тов. плисоводы!

Сабж: подружить кмос-камеру mt9d111 от Aptina со стандартным digital camera интерфейсом, тот что v_sync, h_sync, pix_clk и d0...d7 с плисиной типа MAX II или 4-м циклоном (что под рукой есть), чтоб оная швиденько закидывала 16-битные слова в 16-битную статическую память. Камера выдает 2 клок-такта на пиксель c периодом такта 12-13нс (~80МГц), за каждый клок она выдает 8 бит информации с параллельной шины. 10-наносекундная статика подключена по стандартноу 8080 интерфейсу. Т.к. плисы я пока раскуривал на уровне начальных шажков типа "помигать светодиодиком", и никак не могу привыкнуть к ее "параллельности" процессов после армов, встал вот такой вопрос:
Можно ли физически реализовать след. алгоритм работы сих девайсов:

Сначала камера выдает v_sync (начало кадра)+h_sync (начало строки) и далее 2 такта на пиксель. после выставления v_sync ставим А0...А19 линии памяти в начало (0х000), WE=1, CS=0, OE=1. Далее пока h_sync=1 (читаем строку) по 1му клоку p_clk кладем 1й байт в рег-защелку d0...d7 линии данных памяти, по 2-му клоку одновременно кладем 2й байт в рег d7...d15 и выставляем строб WE=0. Первый пиксель готов. Далее начиная со 2го цикла пикселя:
-по 1му клоку пикселя сбрасываем WE в 1,пишем 1й байт в рег-защелку d0...d7 линии данных памяти, инкриминируем адрес+0х01;
-по 2му клоку пикселя одновременно кладем 2й байт в рег d7...d15 и выставляем строб WE=0.
.... ну и так далее N раз до конца считывания. Т.е. по идее клок пикселей тактирует все процессы в ПЛИС (так ведь можно?)

Вопросы: 1. теоретически можно ли сделать алгоритм "проглатывания" 1го цикла чтения пикселя, чтобы плис не щелкала адресами? 2. Будет ли такая схема работоспособной?
Знаю что можно сделать на том же арме, но тогда скорости уже другие, да и физически в проекте у меня не получается, слишком заморочено.
P.S. SDRAM не предлагать, я с ней ни разу не работал

Заранее благодарю!

Сообщение отредактировал NaughtyFreak - Aug 2 2013, 13:19