Ребята,подскажите,где можно почитать или подскажите про разводку актеловского кристалла?То, как Designer разводит не устраивает, как это можно сделать вручную?Заранее спасибо!

Вы можете зафиксировать расположение отдельных элементов - это повлияет на разводку.
Что именно Вас не устраивает?

После того,как Desinger разводит ее сам, в Time Analyzer появляются вопросы((я так понимаю, ошибка в передаче отдельного разряда(

В проекте через SPI происходит загрузка кода,потом этот код используется в дальнейшем. Но он загружается неправильно(Можно ли как-то учитывая сообщения от Time Analyzer исправить это путем переразводки кристалла?

Сообщение отредактировал mcaffee - Aug 9 2013, 08:54

насколько видно из картинки- с таймингом все отлично, большой запас.
а вы моделирование проводили? все работает?

Сообщение отредактировал ZASADA - Aug 9 2013, 09:08

О нарушениях заданных Вами временных ограничений он должен сообщить. В данном сообщении говорится, что максимальная тактовая частота для выбранного домена - 180 МГц.
1. Для начала определитесь, что у вас корректно сделан переход между системной тактовой частотой и тактированием spi.
2. Попробуйте вести обмен на меньшей тактовой частоте.

Проблема явно не в разводке, а в построении системы.

А почему он выделяет именно отдельные разряды регистров. Если нажать на сигнал строб, то там пишется о 33 разряде(Непонятно, причем тут это(??
И подскажите,как сделать правильный переход между spi и плис?частота тактирования плис 10Mhz, частота тактирования spi 100 KHz.


Да, моделирование проводил в Modelsime. Там все хорошо работает,без сбоев. Проблема возникает уже на самой плате(

Сообщение отредактировал mcaffee - Aug 9 2013, 09:21

Вам показывают наихудшее место. При нарушениях вы можете самостоятельно просмотреть всю цепь.




статья
продолжение

Вы бы хотя бы семейство указали. А то только телепаты могут догадаться что это APA300.
У Вас в отчете 6 тактовых сигналов - как-то многовато для такого простого проекта, нет разве?
А судя по тому что имена двух тактовых "sdvig" и "strob" - проблема у Вас в проекте, а не в 'разводке'
P.S. Даю вам дельный совет. Возьмите Actel-овский core SPI и разберитесь, как он сделан. И проверьте сколько в нем тактовых доменов. Файл spi_slave.v

Кроме моего "Краткого Курса", я бы еще порекомендовал сделать фильтр на приходящие данные. При 100 KHz вполне возможно что ПЛИС успевает нахватать помех на фронтах клока, синхронизирующего SPI... Потому можно либо сдвинуть запись в триггер относительно приемного фронта клока spi, либо поставить цифровой фильтр на приеме... Т.е. сдвиговый регистр на несколько тактов системной частоты, чтобы скажем 3 или 5 битов были одинаковыми. А значит, что колебания на фронтах уже закончились....
Это все легко проверить, если писать фронты клока SPI по таймеру. Скажем по приходу первого фронта клока SPI запускаете таймер, работающий на системной частоте. А далее запускаете счетчик клоков, работающий на частоте клока SPI. По окончании работы таймера считываете показания счетчика... И оно должно отличаться от правильного.