1. Попробуйте вместо always @(posedge CLK) использовать CLK как разрешение счета

always @(posedge main_clk)
if(reset)
..
else if(CLK)
..

2. Попробуйте Ваш выход на ножку подтактировать main_clk

Так нельзя! Это лишь означает, что ограничений на этот порт нет и его можно развести на любую ножку.
Посмотрите pad report, там будет видно, куда плейсер пихнул этот пин. Возможно, как раз на ваш магический P143. А может, ваши проблемы с этим и не связаны. НО в любом случае, оставлять порт без LOC нельзя.



Интересно, и какая же частота ожидается на CLK?
Пока этот абсолютно не корректный асинхронный код не исправлен, двигаться дальше нельзя.

выход на ножку тактировать пробовал, теже... только в профиль

CLK я не использую в конструкциях типа always внутри проекта, он используется в клок форвардинге через выходной DDR.




Забыл я про эту ножку, какой - то из ответов навел меня на мысль о ней. Есть вариант что 143 пин это последний оставшийся не занятый пин, и когда я его подключаю ресету не находится места. А можно как то LOC на землю сделать? понятно что можно внутри проекта ее занулить, но вот в констраине нет такого инструмента? (это я для общего развития)



Насчет куска кода - он выдран из контекста, но не приведя полного кода я так понял меня будут клевать



я еще и ошибку в написании делителя исправил круто да? теперь то точно заработает как надо...

ну я надеюсь понятно что ресет это сигнал,

Далее CLK и INV_CLK идут как клок и инверсный клок на выходной DDR, в качестве данных на который поданы 1 и 0, и в результате на ножке получается клоковый сигнал. Эта схема клок форвардинга предложенная xilinx, позволяет не задействовав глобальных клоковых буферов выводить наружу клок. Причем прелесть схемы такова что может работать не только posedge main_clk
а по обоим фронтам
always @(posedge main_clk or negedge main_clk) и получать делитель клока не только на четные значения, но и на нечетные.

так вот что еще интересно в этой ситуации варнинга на CLK нет, есть только на INV_CLK. Я допускаю что синтезатор рюхнул что один сигнал инверсия другого, потому сигнал в варнинге остался один. Но все равно странно, почему вывод наружу ресета, сделал этот сигнал непойми чем...

П.С. кусок кода я не копировал из проекта, написал просто еще раз, так что заметив опечатки не начинайте кричать что нашли из-за чего все не работает....

Смысл гадать? Посмотрите pad report (файл .pad). Там будет видно, куда оказался посажен ресет.
Если такой внешний пин не нужен, правильнее всего убрать его из портов топ-левела.

Golikov A
Дайте, пожалуйста, ссылочку на где есть схема клок форвардинга предложенная xilinx.
IMHO, У Spartan 6 достаточно выходов PLL, чтобы не задействовать для формирования частот ещё и логику.
Как тогда контролировать сдвиг частот при трассировке ?

Ура! ну вообщем победа.
Как собственно и думал, любая магия - это следствие какой - то большой глупости.

Оставленный без присмотра пин глобального ресета всего и вся (этож надо было именно этот пин без присмотра оставить) изначально как раз выходил на 143 порт, а на нем держится ноль, плюс подтяжка и все работало.

с выводом другого сигнала на 143 пин, глобальный ресет перевесился на ножку входную от внешнего устройства, которая на данный момент никуда не назначена. Внешнее устройство решили не использовать в этом проекте. Там какая - то оптическая развязка, наверняка в свободном положении она дает 1 и держит схему в ресете (Я не очень хочу сейчас лазить с тестером по плате, это немного не удобно). Ну и со всеми вытекающими схема в вечном ресете.


Спасибо всем кто вник в тему и привел меня к нахождению этого косячка. Люблю устранять все странности, потому что изначально любая странность - это потенциальная ошибка...

На сладкое осталось понять почему после вывода ресета наружу пин стал комбинаторной логикой, и как это победить.







дело было так:

написал я делитель клока по обоим фронтам входного клока работающий и вывел его на ножку. После чего получил то ли варнинг, то ли еррор что так нельзя и не есть правильно, и предложение прям в этом же сообщении использовать DDR для клок форвардинга. После чего было написано в яндексе и гугле clock forward DDR, и получены ссылки типа
http://forums.xilinx.com/t5/Spartan-Family...-IO/td-p/212825
я не помню точно какую их них тыкал, но сути не меняет.
там я нашел рецеп
Verilog > Synthesis Constructs > Coding Examples > Misc > Output Clock Forwarding Using DDR

вот...
Как я понимаю проблему: даже сделав клок на ПЛЛ чтобы выдать его на ружу будет задействован глобальный клоковый буфер, которых не так много. А вот ДДР на выходе стоит на каждой ножке, так чего не использовать его?....

В моем случае я делаю клок ручками потому что мне надо синхронизовать с ним поведение еще нескольких сигналов, может я ошибаюсь, но мне показалась такая схема более простой, и я пошел по этому решению. Тем более что в примерах был клок форвардинг, и он же обсуждался на форуме.







Ну вот и с последним разобрался. Это мне синтезатор помог

он увидел что INV_MCLK инверсия MCLK, (как догадался...) и устранил его при оптимизации, а когда дошло до размещения INV_MCLK стал комбинаторным ну и так далее, варнинг выпрыгнул...

оставил MCLK регистром
INV_MCLK сделал


теперь все счастливы....

Код не слишком корректный, может поэтому синтезатор/мэппер и корежит.
Я бы разделил конструкции для облегчения работы синтезатора как то так:

По хорошему сброс желательно еще и асинхронным сделать, но это уже надо смотреть мануал на ПЛИС, как LUT устроен.
С асинхронным сбросом будет так:

Последний код будет точнее всего синтезироваться, поскольку явно описаны сигналы сброса и разрешения.

Еще, непонятно назначение CLK и CLK_INV - это просто деление входной частоты пополам, сигнал разрешения можно убрать, т.к. он все равно у вас не работает.

Последнее замечание. Если CLK и CLK_INV будут где то использоваться в качестве клоков, то надо их объявить как то так:
create_generated_clock CLK CLK -source main_clk -divide_by 2
create_generated_clock CLK_INV -source main_clk -divide_by 2 -invert
синтаксис может отличаться, но суть, я надеюсь, понятна.

CLK и INV_CLK это борьба за 50% дути цикл. Она весьма наивная конечно, но мне казалось что если иметь 2 регистра которые делают абсолютно одинаковые вещи из разных состояний это сделает их более синхронными что ли.

Естественно если бы я их запускал дальше как клоки, я бы их запихал бы в буфер клоковый. Но поскольку это сигналы изолированные для клок форвардинга на ножке, то сделал так.

И они не делители входной частоты пополам они делители на 2 * (DIV_CONST+1) = 6 в моем случае, (тут надо было долго глумиться про детскую ошибку). Естественно константа сменная, и в общем случае даже вынесена за пределы данного модуля.

Сигналы ресета что идут на этот модуль, они генерятся другим и синхронно, потому делать их тут асинхронными не стал. Вообщем мне кажется все асинхронное немного усложняет и замедляет схему, хотя я могу быть не прав.

Напишу по поводу асинхронного сброса.
Если сброс синхронный, это по сути еще один аргумент функции входа. А значит, более сложная комбинаторика и как следствие - медленная схема.
Недостатки асинхронного сброса (хреновая помехоустойчивость) - понятны.

Поэтому, идут на компромисс, который хорошо ложится на синтез (проверьте, что его поддерживает LUT вашей ПЛИС): сбросы в триггерах используют асинхронно, но источник сброса - выход триггера, т.е. синхронный. Причем в каждом клоковом домене должен быть свой синхронизированный к этому клоку сигнал сброса, который, как я уже писал, используется асинхронно.
Можете поэкспериментировать, на большом проекте использование асинхронного сброса повысит FMAX и уменьшит площадь.

И еще, синхронизацию лучше делать не одним триггером, а двумя, а в некоторой литературе пишут даже про три триггера.

ну синхронный сброс всяко будет меньше асинхронного или нет? Я как то не страдаю от синхронности сброса. Иногда да бывает надо, но тут как то все синхронное легко легло на проект и все...


2 триггера - это известная штука, для выравнивания фронта внешнего сигнала для всех модулей, но если сигнал идет только на один модуль, то вроде как и без триггера обойтись можно... зачем 3 нужно не знаю...

Гуглите.
Обсуждалось миллион раз.
В общем случае защита от метастабильности + синхронная установка сброса и асинхронное снятие.

P.S. причем для каждого клокового домена это надо делать отдельно.

так после миллионов обсуждений не сошлись на том что 2 хватит?





нашел что схема с синхронным сбросом "больше" схемы с асинхронным, ибо у триггера есть такой вход, а так приходиться на входе городить мультиплексор. А учитывая что есть и вход установки, то асинхронные схемы могут быть реально меньше и быстрее их синхронных коллег.

Правильно я понимаю?

Классика жанра - почитайте

http://www.sunburst-design.com/papers/Cumm...ston_Resets.pdf

спасибо, правда вопросов только больше становится...

что хотят понятно, но как за всем уследить в большом проекте, не понятно. Особенно если начинать отделять сигналы на которые ресет не влияет на прямую, код растет, читабельность падает...