Здравствуйте.
Сравнительно недавно начал работать с virtuoso IC 6.1.5., как 'проверяльщик' использую менторовский calibre. При LVS проверке указывает на ошибку в разном кол-ве портов в layout и source, т.е. проверка не проходит. Если использую опцию Ignore layout and source ports during comparison в LVS Options калибра эта ошибка пропадает и проверка проходит успешно.
Подскажите пожалуйста, возможно ли после второго варианта проверки провести экстракцию паразитов или всё же необходимо исправлять ошибку(так и не разобрался с чем она связана)?
Спасибо.

Без внешних портов вы не сможете моделировать экстрагированную схему. Представьте себе измерение микросхемы без внешних выводов...
На этот вопрос вы уже ответили сами:Прочитать внимательно лог LVS, там будет детально расписано в чем собсна несоответствие. Ну или лог в студию - почитаем вместе.

Я все же попробовал запустить PEX используя "удачный" lvs файл, в результате он указал на ошибку в разном количестве элементов(!), которых у меня вообще нет. Прилагаю lvs репорт (возможно проблема именно в диоде, а он - следствие ошибки при создании топологии?).

Как я вижу, Вы работаете с XFAB. А это значит, что для проведения верификации LVS и для проведения post payout моделирования с паразитами используются 2 разных нетлиста.




Про это я и говорю. Если Вы внимательно посмотрите в правила LVS, да и даже в Ваш же log, то увидите, что там стоят опции LVS filtering. Это значит, что при проведении LVS восстановленные паразитные элементы будут игнорироваться. При проведении PEX они не игнорируются, поэтому и возникает ошибка.

Предполагаю, что у Вас неправильно инсталлирован design kit, ибо для проведения PEX должна быть автоматом включена галочка netlisting_for_simulation. Как-то так. Либо Вы просто выдрали отдельно правила и пытаетесь их подключать. При этом нужно учитывать, что при запуске необходимо обязательно включать еще и дополнительные опции #DEFINE.

А теперь по поводу самой ошибки. Как я считаю, все очевидно. У Вас в топологии не подписаны порты. Или подписаны в неправильном слое. Например, в металле-4, а при этом в правилах LVS стоят настройки для трех металлов. Поэтому пины и не находятся. Решение данной проблемы пустяковое. Нужно только внимательно посмотреть опции загрузки правил.

Да, с точки зрения калибры порты не подписаны.

PS. Для Дивы и Ашуры порты обычно подписывают как свойства металлических шин. Но калибра работает gds файлами, трансляция в gds файл проходит во время выполнения LVS. Свойства таких шин после трансляции в gds файл исчезают. Поэтому для верификации в калибре порты д.б. подписаны текстом в определенном слое. Для помощи нужно почитать документацию на кит. Если назовете какой именно у вас дизайн кит, то будет возможен точный и однозначный ответ.

.
Да, я читал, что это очень распространенная проблема, поэтому старался всё сделать правильно(или как мне казалось правильно), порты подписал в соответствии с их расположением по слоям в топологии - MET1 pin и POL1 pin. Дизайн кит xh035.
.
К сожалению очень даже не исключаю такой возможности, у меня действительно возникли трудности, но только при подключении именно PEX рулов. Они лежали в отдельной папке и инструкций по их подключению я не нашел.

Судя по докам для XH035, для калибры порты для металлов MET1, MET2 и MET3 нужно подписывать текстом в слоях M1T, M2T и M3T соответственно. В gds файле это будут слои 16, 17 и 34.

Да, всё так и оказалось, спасибо большое (меня, правда, огорчает тот факт, что в присланной нам вместе дизайн китом информацией, документов, описывающих это нет).
Ну и если вас не затруднит, подскажите и по PEX проверке. Она, собственно, тоже проходит, но завершается сообщением, которое вот так отображается в логе(прикреплено). Это все же результат моей неумелой установки или снова с пинами что-то напутал?

Ну... в вашем логе ошибок нет, только предупреждения (WARNING's). Программа сообщает о том, что перечисленные имена портов в лэйауте не найдены на символе вашего примерчика test, поэтому в экстракции она не сделает их внешними портами. Подозреваю, что вы просто не сделали вида (view) symbol, у вас есть только schematic и layout, ну и после запусков PEX появился вид calibre.
Сделайте для вашей схематики symbol и повторите PEX.

PS. symbol будет нужен для моделирования экстрагированной схемы. Для этого нужно будет создать схему для моделирования - тестбенч. В эту схему нужно добавить вашу схему в виде символа и подключить к ней напряжение питания, внешние сигналы и элементы. По умолчанию для моделирования будет использоваться schematic. Для того чтобы моделировалась экстракция (у вас она будет наверное называться calibre), нужно создать для вашего тестбенча вид config, для этого использовать Hierarchy Editor. В этом редакторе нужно для вашего элемента test заменить вид schematic на вид calibre.

Большое спасибо, Вы очень помогли! Все проверки прошли успешно, одно смущает - анализ после экстракции дает лучшие результаты чем до неё. Схема хоть и тестовая и особо не считалась, но всё же, такое возможно?

Насколько велика разница?
Скорее всего в вашем тестовом примере короткие связи, которые добавляют в схему маленькие паразитные емкости. В таких случаях разница в результатах не больше единиц процентов. Если разница больше, то будет полезно провести расследование.Для этого нужно будет посмотреть в нетлисты при моделировании схематика и экстрагированной схемы - одинаков ли формат описания элементов, в частности МОП транзисторов. К примеру, при моделировании схематика в МОП транзисторах часто используют ненулевые значения сопротивлений стоков/истоков. Если эти сопротивления больше нуля, то токи транзисторов будут ниже и поэтому быстродействие будет ниже. Возможно по каким-то причинам эти параметры для экстрагированной схемы не попадают в нетлист и транзисторы моделируются более быстрыми, чем они есть на самом деле.
Почему решили применять калибру? Насколько я помню в ките XH035 есть рулы для Дивы и/или Ашуры....

Разница приличная, моделирование после экстракции дает заданные 3.3 В в пике, при моделировании схематика - только 2.7 В. Возможно причина именно в том, о чем вы написали, посмотрю.
А по поводу ментора всё достаточно нелепо получилось. Лицензии на него уже были, а при заказе дизайн кита (да, там имеются рулы на ашуру) не учли вероятности того, что они не поддерживаются по умолчанию. Вот и пришлось как-то выходить из ситуации.

Разница большая, и даже не в ту сторону. Паразитные элементы обычно ухудшают свойства схемы.

Вы бы сказали в двух словах, что делает схема, может кто-то что-то и посоветовал. бы.. А то если просто быстродействие упало - понятно, а вот что там с вольтами в пике - не ясно.

Это простой буфер на 4х инверторах, Uп=3.3 В. Моей целью было именно ознакомление с возможностями VLE в целом, и конкретного дизайн кита в частности, не принципиально на какой схеме.