Не хватает , буквально пару ячеек, нужно добавить еще один Uart передатчик и подсчет CRC, можно есть какие способы немного сжать?

Э-э-э, не зная содержимого вашего проекта, сложно давать какие-то советы ...

Единственное, что приходит на ум, выбрать для синтезатора опцию "Area reduction".

попробовал практически ничего не изменилось Number of occupied Slices как было 99 так и осталось. только Number of Slice Flip Flops с53 на 52 поменялось.

Судя по 2м первым строкам в ваших 99% occupied Slices около половины ресурсов не задействовано. Добавьте ваш UART и CRC - может и влезет

Не хватает ( 101%

Ну, тогда, остаётся самое крайнее средство - сесть и подумать.

Может быть, все-таки расскажете, что там у вас за проект, из каких частей состоит, как эти части выполнены?

Наверно тут уже ничего не придумаешь заказ микросхему 3sc500e в принципе тоже самое только немного побольше ресурсов. Проект не сложный pci + 3 энкодера +3цапа + оптика для подключения дискретных входов выходов. Просто хотелось быстрее заняться написанием драйвера а тут ждать придется еще месяц. (

sergey sva
А если разрешить синтезатору упаковать логику в BRAM?

Не хватает на этапе синтеза или на P&R ?
Обычно синтезатор говорит (на моих проектах) что требуется ресурсов 110% - а на этапе P&R всё разводится и укладывается в 95-100% (как то так).
так же можно поиграть опциями "компиляции" (или запустить smartexplorer).

Сообщение отредактировал Alex77 - Nov 12 2013, 13:10

Не так уж и много. Может что то сильно не оптимально сделано?
Энкодеры какие?

Я в свое время уложил 8 квадратурных энкодеров (можно было сделать 32 на почти тех же ресурсах), насквозь кастомный MAC для Eth100, интерфейс к 2м 4х канальным внешним ЦАПам и рассыпуху I/O в Spartan IIE 50. Вот еще 32 канала UART'ов туда уже не влезли, пришлось апгрейдится на 100й

Все энкодеры были сделаны в виде SM внутри одного BRAM'а (а UART'ы на 2й BRAM'ине)

На стадии Map.

Сейчас попробую. добавил Map Slice Logic into Unused Block RAMs галку,ничего не поменялось.

У Вас и так 37% LUT-ов и 47% регистров свободны. Xilinx позволяет делать замечательную вещь - вставлять в hdl код примитивы вместе с атрибутами, в т.ч. и constraint-ами placer-а. Найдите наиболее простой для преобразования в примитивы кусок кода (модуль) из тех, где много неиспользуемых регистров/LUT-ов в слайсах. Компактно расставьте его внутренности RLOC-ми (можно вложенные RLOC-и делать) и прикрепите в нужное место RLOC_ORIGIN-ом на верхнем уровне.
Я так в своё время делал дизайн, в котором один неиспользуемый FF остался и ни одного LUTа.

Благодарю, появилась надежда . Остается понять, имеете ввиду собрать ячейки которые закончились, собрав их из того что есть и описать это на hdl и добавить в библиотеку.

Приветствую!




Не занимайтесь глупой работой! Хотите втиснутся - в первую очередь проанализируйте какие модули дизайна наиболее "толстые" и конкретно почему?
Ну а затем под нож их - в смысле редизайн.
После такого фитнеса Вы и ваш похудевший дизайн не только будет мечтать о призрачной девушке Надежде но и иметь рядом прекрасную женщину Удачу!

Удачи! Rob.

Был и не раз в подобной ситации и со Спартаними и с Виртексами. Эти все танци с бубном ни к чему хорошему не приводили. Самый правильный вариант - установить такой же, но большей ёмкости кристал.
Просто потом через пол годика понадобится еще один UART или CRC посчитать иначе захочется/потребуется. Нужно иметь запас примерно процентов 40.