2. Учтено. Пробовал разные варианты - результат аналогичный.

1. Эммм. Но ведь у людей всё нормально работает с такими частотами. Может, на выход повесить буфер для преобразования в ТТЛ?

в общем, 25МГц микросхема кушает только так. Проблему со стабильностью решил поставив между Fin и XFin 100пФ. Но! Заметил, что при увеличении Кдел, уровень сигнала на выходе заметно ослабляется. Поэтому буфер на ножке LD нужен обязательно для работы в широком диапазоне входных частот. Посоветуйте, пожалуйста, хороший ВЧ транзистор с микро током базы. Пробовал КТ3102 и подобные - сигнал сразу забивается. Сейчас смотрю в сторону ВЧ полевиков.
Ещё остались вопросы по делителю NA - но о них чуть позже отпишусь, ещё поэкспериментирую. Потом окончательную схему выложу.

А кто сказал, что на этом выходе (LD) будет меандр? Вам туда не буфер, а счётный триггер надо...

В Ваших примерах было ещё не учтено. Теперь другие параметры программирования?
РЕшать надо не конденсатором 100 пФ, а обеспечением согласования входа. Подайте входной сигнал через аттенюатор 6 дБ (не забывая про разделительные конденсаторы). Заодно избавит от проблем с выгоранием входов этой м.с. Там, где Вы её применяете, не беспокоит что она снята с производства?

Сообщение отредактировал Genadi Zawidowski - Nov 19 2013, 23:13

А зачем меандр? Таймер-счётчик МК отлично считает импульсы разной длительности, потом получаем среднее значение за время счёта. В схемках, которые находил в интернете люди цепляют на LD просто NPN транзистор с питанием коллектора 5В - получается преобразователь в красивый ТТЛ уровень.


Так. Вот здесь прошу подробнее. Такое чувство, что я чего-то непонимаю. Попробую перевести кусочек документации.


1.4 PROGRAMMABLE FEEDBACK DIVIDER
(N COUNTER)
The programmable feedback divider operates in concert with
the RF prescaler to divide the input RF signal (FIN)bya
factor of N. The output of the programmable reference di-
vider is provided to the feedback input of the phase detector
circuit. The programmable divider supports a continuous
integer divide range from 992 to 32,767. The divide ratio
should be chosen such that the maximum phase comparison
frequency (Fφ) of 10 MHz is not exceeded.
The programmable divider circuit is comprised of an A
Counter and a B Counter. The A counter is a 5-bit CMOS
swallow counter programmable from 0 to 31. The B Counter
is a 10-bit CMOS binary counter, programmable from 3 to
1023. Divide ratios less than 992 are achievable as long as
the binary counter value is greater or equal to the swallow
counter value (NB_CNTR ≥ NA_CNTR). Refer to Section
2.3.2 and 2.3.3 for details on programming the NA and NB
Counter. The following equations are useful in determining
and programming a particular value of N:
N = (32 x NB_CNTR) + NA_CNTR

Т.е. мы имеем делитель с коэффициентом деления 992-32.767, который зависит от значений в регистре N. При этом значение фазового компаратора не должно превышать 10Мгц (не очень понятно, к чему это).

Далее про части А и В регистра делителя - это понятно.

Значения делителя менее 992 доступно, если соблюдать NB_CNTR ≥ NA_CNTR.

Возвращаясь к моему примеру: NB_CNTR [9:0]=0000000011, NA_CNTR[4:0]=00011 (т.е. 3 и 3). Условие соблюдается. Но реально частота делится на 3. Дальше - всё аналогично, частота у меня делится просто на значение NB_CNTR (от 3 до 1023). Причём всё чётко, без сбоев.
Формула N = (32 x NB_CNTR) + NA_CNTR не работает почему-то, и получить коэффициент деления >1023 не получается.



Согласен, но это следующий из этапов. На схеме входы подключены через конденсатор 1нФ.


Заказал чисто из интереса, если хватит терпения, то хочу сделать частотомер. Знаю, что есть готовые проекты, но интересен сам процесс.
Кстати, какой её современный аналог?

Сообщение отредактировал -VenoM- - Nov 21 2013, 12:32