Друзья!

Хочется понять, какое энергопотребление PLL можно заложить в общий бюджет микросхемы, если требуется длительная работа от батарейки?

Интересует предельно возможная оптимизация.

На design-reuse вижу цифирь 12 мВт. Но там универсальный модуль с папаметрами. А если без параметров? Любой удобный кристалл/TCXO в 1600 МГц?

Какова связь с техпроцессом? Прямая или не очень?

Еще: в статье по ссыле http://airccse.org/journal/vlsi/papers/0610vlsics1 говорят, что в САПР-е получили 50 мкВт. Но с рядом оговорок. Процесс 45lp. Почему такие PLL редко используют на практике?

Все сильно зависит от того какие параметры должен обеспечивать синтезатор - допустимые фазовые шумы итд.
Предельно простая схема, в ней только VCO, фазовый детектор и фильтр. N-divider отсутствует, не говоря уже о том, что он д.б. с переключаемым коэффициентом деления. VCO собран по кольцевой схеме, например в приемниках с предельно возможными чувствительностями синтезаторы на основе таких VCO не используются.
Ну в общем типичная научная работа...

Jurenja, мне сложно оценить фазовые шумы. Вариация Алана понятнее. Если по ней комментировать, то хочется, чтобы в интервале несколько десятков миллисекунд она сильно не деградировала. На более короткой выборке можно гробить существенно. Исходим также из стабильного питалова от батарейки. Если надо, поставим отдельную запитку специально для PLL. Такая возможность существует. По остальному - прошу дать оценку исходя из идеализированной ситуации. Только укажите, чем именно пренебрегли? И насколько будет чреват отказ от допущений.




всё те же фазовые шумы? есть ли сравнительные таблицы для качественной и ултра экономичной пиэльэльки?

Я правильно понял, что схема рабочая, но шумная?

что низкочастотная цифровая часть может тактироваться таким клоком, а проблема в радиочастотном (гигагерцовом) модуле?

Делитель и пр. необязательно. Зачем, если можно подобрать идеальную пару, когда формируемый клок получается из исходного простым помножением?

Сообщение отредактировал Dragon-fly - Jan 3 2014, 19:15

Классические (целочисленные) синтезаторы функционально устроены намного сложнее чем вариант, предложенный в статье - в ней из опорного сигнала 3.5 ГГц получают 7 ГГц. Схема вполне рабочая, но это всё, что она может делать.
Для того чтобы понять какой синтезатор вам нужен нужно знать какая опорная частота у вас есть и какие частоты из нее вам нужно получать - в каком диапазоне и с каким минимальным шагом. Если фазовые шумы (джиттер) синтезатора для вас не важны, то VCO на основе кольцевого генератора сможет сэкономить некоторое количество тока потребления.
Для понимания методов построения таких синтезаторов будет полезно погуглить фразу "целочисленная ФАПЧ" или (если удобнее на английском) "integer-N PLL".

Необходимо получить клок с одним и только одним значением в точности равным или чуть большим 1600 МГц. 1620 МГц годится. И даже 1640 - лишь бы работало. Опорная частота может быть любой. К примеру, если для экономии удобно повышать в 64 раза, - берём кристалл на 25 МГц, подаём на PLL с коэффициентом 64 и получаем желаемые 1600 МГц.

Фазовые шумы значение имеют. Но чтобы не растекаться, давайте пока ими пренебрежём.

В таком случае можно использовать кольцевой VCO и простой двоичный последовательный счетчик-делитель на постоянный коэффициент деления 64. При использовании проектных норм не хуже 180 нм имхо будет достаточно тока потребления 0.5...1 мА. Не исключено, что удасться получить 100 мкА - это зависит от технологии. Какую технологию планируете использовать?
Если опорная частота 25 МГц, то на выходе получите 25*64 = 1600 МГц ровно.

Jurenja, спасибо за анализ. На данном этапе проекта можем предполагать любую технологию. Пусть будет 28 нм. Уточните, 64 (степень двойки) критично для экономии, или годится любой константный коэффициент?

Ещё вопросы:
1) насколько полученный таким образом клок шумнее клока с более энергопотребляющих но качественных PLL? Здесь "кольцевой VCO", а там какой?

2) если поставлю счётчик на входе и выходе PLL и буду мерить соотношение, - будет ли дополнительный фазовый шум кольцевого VCO приводить к появлению или недостаче целых выходных тактов? Если да, я, видимо, смогу их "отыграть" в цифровой части модулятора. Не думаю, что это большая проблема, главное понять её наличие.

3) если хочу экономичный дельта сигма ЦАП, до какой частоты смогу поднять частоту однобитного семплирования относительно исходных 1600 МГц? Как это скажется на потреблении? До какого значения частоты можно повышать практически безболезненно?

Спасибо!

Сообщение отредактировал Dragon-fly - Jan 5 2014, 08:14

Вот вам для примера (первая страница пойска в гугле по запросу "low-power 1.6 ghz pll") статья корейцев:
http://tera.yonsei.ac.kr/publication/pdf/J...-II_publish.pdf
Обещают 1 мВт при питании 1 В, rms джиттер около 5 пс, сделано на 65 нм.

По вашим вопросам:
1. LC-осциллятор

2. Я с трудом представляю, какой должен быть шум, чтобы PLL начала такты "проглатывать". Это уже не PLL, а черте-что будет