Доброго времени суток,
Впервые столкнулся с таким эррором (Modelsim 10.2c, ISE 14.2):



В нете нашел только похожее при конфликте библиотек для signed/unsigned типов, но это не тот случай.

Я не особо разбираюсь в VHDL-е, но у Xilinx-а есть два варианта библиотек компонентов: unisim - для простой симуляции и simprim - для симуляции с задержками компонентов. В логе я вижу упоминание обеих библиотек, что наводит на мысль про их одновременное подключение. Это и может вызывать конфликт. В verilog-варианте, насколько я помню, такой проблемы нет по причине заведомо разных имён компонентов в разных библиотеках.

Либы подключал в моделсиме напрямую vmap. Сначала unisim, потом когда пожаловалось на отсутствие simprim добавил и его. Тестбенч от ксайлинкса, работает в Isim для behavioral, но мне надо post-route.

Приветствую!

GSR, GTS и другие чудные зверушки живут в отдельном домике расположенном :
рйон_где_стоит_ise/ISE/verilog/src/glbl.v

Cодержит симуляцию аппартного сброса FPGA при включении питания и загрузки прошивки.
Компилируется отдельно и подключается как второй TOP совместно с Вашим top_модулем.

Иногда правда при генерации пост-route модели возможно включение данного модуля непосредственно в файл генерируемой модели (но это для verilog).

Успехов! Rob.

Кеп намекает, что у топикстартера VHDL. Или Вы предлагаете отдельно добавить glbl.v в VHDL-проект Моделсима?
UPD: Поковырял доки Xilinx-а. Похоже что действительно нужно добавлять в проект Моделсима glbl.v и для VHDL-я тоже. Странный вариант, я думал для VHDL-я отдельная библиотека есть с глобальными сигналами.



А точно unisim нужен? Насколько я помню, в post-route именно simprim используется. Попробуйте unisim отключить.
UPD: Если дело действительно в отсутствии глобальных сигналов в библиотеке, то добавление glbl.v в проект может помочь. Там простой файл с объявлением глобальных сигналов и их принудительным дёрганием в начале симуляции. Нужно только не забыть в настройках самой симуляции добавить и верхний уровень бенча и модуль glbl, т.к. на него (по крайней мере в verilog-версии библиотек) идёт прямая ссылка на верхний уровень иерархии. Т.е. этот glbl должен там быть.
UPD2: Ещё есть вариант, поставить в настройках netgen-а галки "Bring Out Global Tristate Net as a Port" и "Bring Out Global Set/Reset Net as a Port", чтобы эти GTS и GSR были добавлены в список портов модуля, и дёргать их вручную, из тестбенча.

Сообщение отредактировал o_khavin - Jan 9 2014, 17:56

Спасибо большое, но как этот glbl.v добавить в проект моделсима? Положил его в папку work, обновил проект, но в библиотеку он не добавился. Что нужно сделать?

Добавлено: получилось добавить. Но увы, моделсим не смог справиться с другим дженериком:



Буду пробовать дальше с Исимом, проблема описана здесь: http://electronix.ru/forum/index.php?showtopic=117931

Сообщение отредактировал count_enable - Jan 10 2014, 14:50

Приветствую!

Послать ему приглашение на рюмку чая
vlog -work work район_где_стоит_ise/ISE/verilog/src/glbl.v

Ну и соответственно устроить саму вечеринку
vsim опции.. печенки.. конфетки.. Ваш_герой_вечеринки_top glbl

Успехов! Rob.

Добавлено: получилось добавить. Но увы, моделсим не смог справиться с другим дженериком:

Код
# ** Error: demo_tb.vhd(303): (vopt-1271) Bad default binding for component instance "s6_gtpwizard_v1_11_top_i: s6_gtpwizard_v1_11_top".
# (Component generic "EXAMPLE_SIMULATION" is not on the entity.)
# ** Warning: [1] demo_tb.vhd(303): (vopt-3473) Component instance "/DEMO_TB/s6_gtpwizard_v1_11_top_i : s6_gtpwizard_v1_11_top" is not bound.
#
# ** Error: demo_tb.vhd(328): (vopt-1271) Bad default binding for component instance "s6_gtpwizard_v1_11_top_i2: s6_gtpwizard_v1_11_top".
# (Component generic "EXAMPLE_SIMULATION" is not on the entity.)
# ** Warning: [1] demo_tb.vhd(328): (vopt-3473) Component instance "/DEMO_TB/s6_gtpwizard_v1_11_top_i2 : s6_gtpwizard_v1_11_top" is not bound.


Буду пробовать дальше с Исимом, проблема описана здесь: http://electronix.ru/forum/index.php?showtopic=117931

Если у Вас что-то не получается с Моделсимом - значит Вы просто не умеете его готовить. Я это к тому, что Моделсим умеет много чего и ещё кое-что в придачу. Помочь по конкретно Вашему вопросу я не могу, т.к. специализируюсь на verilog-е, но я более чем уверен, что Вы просто что-то делаете не так.
А про Исим Вы же сами писали, что он не поддерживает пост-рут симуляцию (по заявлениям самого Xilinx-а). К чему тогда пытаться достичь недостижимогмо? IMHO, лучше выяснить у знающих людей по поводу этой ошибки в Моделсиме.

Я совершенно согласен, что Моделсим это лучший симулятор, но прошло несколько лет, как я пользовался 6.3 ХЕ и многое изменилось. Мне надо время чтобы выучить его заново, а симуляция не ждет.
Исим может post-route, просто Ксайлинкс именно для этой корки и тестбенча гарантировал только behavioral, но в принципе же должно работать!