Заливка меняет волновое, измените в hyperlynx тип слоя на plane и смотрите как меняется волновое. На внутренних слоях зазор должен быть больше.

Нет разницы, внешний слой или внутренний. Влияет и там и там. Вопрос в зазорах до заливки.

Наоборот. Если они сильно связяны между собой , то диф. сопротивление будет меньше 80 Ом. Если слабо ,то ближе к 80 Ом. Связь зависит также от толщины проводника . Чем толще-ием больше.

Подскажите пожалуйста в каких пределах нужно выравнять шину address/command относительно клока для DDR3?

У меня написано "не будет выше". Сильно связаны - маленький зазор, слабо связаны - большой зазор.

всем доброго времени суток! подскажите пожалуйста нужно ли при разводке ddr3 выравнивать отрезки линий от последней микросхемы памяти до её терминаторов?
что-то мне подсказывает, что это было бы логично, но отсутствие опыта вынуждает поинтересоваться у более опытных.

На сайте Jedec есть референс дизайны разводки модулей DDR3, причем довольно много. Можно скачать и подсмотреть.

да вот лежат у меня несколько RDK, про выравнивание тут особо никто не думал судя по герберам, да и клиренсы между группами не выдерживали, хотя сами же учили в доках что так делать нельзя (это я о TI)

Не нужно там выравнивать. Только какое-то ограничение на максимальную длину от последнего приемника до терминатора есть, не помню точно какое...

500mils ограничение но судя по RDK они и его не соблюдали по некоторым линиям

ps: вопрос снят, JEDEC рулит)

Сообщение отредактировал FES13 - Feb 11 2014, 15:46

Кстати, многие рефернсные дизайны очень часто отступают от скрупулезных требований JEDEC. И ничего, работают. Поэтому, желательно запрашивать и у производителя чипа требования для дизайна DDR3.

у меня к вам вопрос по выравниванию в целом, вы выравнивали геометрические длины проводников интерфейса памяти, или добивались симуляцией годного результата и выравнивали исходя из времени распространения сигнала? запускали ли вы память на частотах 800MHZ+ ?
вопрос связан в связи с освоением PADS и HyperLynx. PADS Layout позволяет посмотреть время задержки сигнала в проводнике, только вот почему-то на изменение расстояния от этого проводника до опорного слоя он не реагирует, я конечно не исключаю что возможно я что-то не так настраиваю, но всё же хочется понять весь этот механизм и добиться рабочей разводки на 800MHZ с минимальными затратами на производство не рабочих образцов плат

Я выравнивал задержки, не длины.
Максимальная скорость в нашем дизайне была DDR3-2133, правда только в одном такая была нужна, остальные медленнее.

поделитесь опытом, в каком сапре разводите вы, и как там реализован подсчёт задержек в процессе разводки

Cadence Allegro.
Как реализован - не знаю. Я задаю констрейн максимального разброса длин/задержек для отрезков, софт его онлайн контролирует.
Есть еще детали - учитывать или нет длины переходных, подсвечивать цепи с временными констрейнами(короткие/норма/длинные) или нет - но это уже фичеры.