У меня сделано так.

После того, как PLL захватила, формируется сброс в течение двух тактов.
upd. Не двух, а "как повезет", от одного до двух. Если мало, можно добавить в последовательность.

А почему бы сигнал locked с PLL не использовать для асинхронного сброса? Всегда так делаю, проблемы не возникает. Все всегда работает:



Сигнал nRESET идет прямо с выхода locked PLL

Сообщение отредактировал dima32rus - Mar 17 2014, 06:48

На временном пост-фиттерном моделировании (встренным моделятором) в квартусе 9.2SP2 и ниже видел такое странное дело, когда при вставшем в единицу LOCKED частота у PLL еще тактов 10-15 могла немного, совсем чуть-чуть, гулять. Может это были глюки симулятора или отображения сигналов, но глазом при различных масштабах зума времянки это было заметно. Поэтому при сбросе от LOCKED лучше делать небольшой счетчик, который либо отложит сброс схемы ненадолго, либо подольше подержит схему в сбросе.

Значит у Вас ещё впереди много неизведанного.

Моделирую в ModelSim, там все нормально. Скорее всего, глюк кокого-то из этих симуляторов. Но у меня ни в одном проекте еще не было проблем с начальным сбросом схемы. Тьфу-тьфу-тьфу

Вы точно уверены что именно в этой ПЛИС тригеры 0 после включения и стабилизации частоты?
Вроде надо спец опцию компилятора для этого включать.... и не все семейства такую опцию имеют....

Это не глюки, это принцип работы детектора захвата. Он выдает 1, когда фаза находится в зоне захвата какое-то определенное время, а зона захвата не такая уж и узкая, и плюс переходной процесс фильтра. Короче, так и должно быть.

Понятно, значит дело в полосе захвата клока pll-кой. Тогда, все логично, так и должно быть )

Но тогда почему такого поведения нет в моделсиме, как писал dima32rus? Кстати, у меня в моделсиме такое поведение тоже не наблюдается (правда, в моделсиме я провожу только функциональное моделирование).

Встроенный моделятор квартуса это совсем другое дело, по сравнению со всякими там HDL-симуляторами....

Прикладываю скриншот из моделсима для Gate Level Simulation. Как видно, нестабилен только самый первый такт после утановки сигнала nRESET (locked PLL). Дальше тактовая частота уже не гуляет. Совсем.

Можно пруф? Что именно симулятор Квартуса такого симулирует отличающегося от других HDL-симуляторов? Там какой-то секретный HDL используется? Мне почему то казалось, что один и тот же HDL-код должен одинаково вести себя во всех симуляторах, которые написаны с применением стандарта. А если не ведёт, то надо пинать ногой писателя этого симулятора.
Скорее уже, в самой модели PLL-и может быть какой-нить параметр, который отвечает за упрощённое моделирование процесса в целях ускорения симуляции. Мне подобное встречалось, к примеру, в моделях DDR-памяти (уменьшение фактической глубины памяти на несколько порядков) и, если не изменяет память, в моделях примитивов Xilinx-а.

Сообщение отредактировал o_khavin - Mar 17 2014, 10:47

И в альтеровской ПЛЛ такое вроде есть, но я бы в любом случае не полагался на результаты моделирования PLL. Ибо симуляционнаяL вряд ли будет полностью идентичной тому, что реализовано в кремнии. Это все-таки не цифровая логика с задержками.

Там вообще HDL никакой не используется. Там, грубо говоря, моделируется схема, получившаяся после разводки ПЛИС. Отсюда и его ограничения, что нельзя подключать тестбенчи, а надо задавать входные воздействия буквально руками, и отсюда же точность времянок и симуляции поведения железа куда лучше, чем vo+sdo+моделятор.

P.S. хотя, для описания их внутренних блоков, наверное, действительно, какой-то секретный HDL используется. Но мы этого никогда не узнаем, оно все там в бинарном виде совершенно не дешифрируемом.

P.P.S. По точности симуляции симуляция квартуса vs симуляция HDL - примерно как FastSPICE симуляция ASIC vs HDL.

Пруф в студию.

Вам надо, сами и ищите. Мне сейчас некогда бесполезной и в реальности никому не нужной работой заниматься. Сорри.