Так там же всего 16 основных регистров. А за передачу отвечает еще меньше...
Прочитать по MII и сюда выложить. Но только расписать словами, т.к. никто ковыряться в регистрах и битах не будет... А так, пока будете писать, то Вы и сами их выучите...



сказано же ему было - делай широковещательный пакет и передавай его на заглушку...
А для осциллографа CRC значения не имеет...

Осциллографом залезть в контроллер Ethernet (они сейчас как правило интегрированные) на материнке проблематично будет.
Ну а в медном интерфейсе проблемно что-то вообще увидеть за исключением link pulses.
Можно передавать броадкасты, но при этом необходимо убедиться, что PHY на компе сконфигурена в promiscous mode.
Иначе она эти пакеты дропать будет.

Попробуйте включить Line Loopback 20.14 = 1 и посмотреть уйдёт ли принятый пакет обратно на ПК, вручную скорость не настраивал, всегда использовалось Auto-Negotiation и скорость выбиралась автоматом.




Бродкасты пройдут в любом mode, ну и за фильтрацию пакетов отвечает MAC уровень.

Сообщение отредактировал doom13 - May 13 2014, 10:32

ТС написал: " имеется отладочная плата Xilinx sp605"... О какой материнке речь? Любой сигнал на разъем для осцилла можно вывести, да и чип-скоп никто не отменял...
Вообще можно шахматку гнать на трансивер и чередовать их, чтобы PHY увидела окончание преамбулы и через заглушку смотреть, что PHY отдает данные в МАС...
На этом уровне никаких "пакетов", "адресов" и прочего еще не нужно...

В общем считываю регистры и смотрю их содержимое, вопросов возникает много. Начну с простого. в нулевом регистре есть бит сброса 0.15 и написано что после записи 1 просиходит сброс phy и этот бит автоматически устанавливается в 0. но когда я считываю этот регистр бит сброса попрежнему стоит в 1

Сообщение отредактировал Alexey_pashinov - May 13 2014, 13:26

Вот тут какая-то ерунда, должен обнуляться. А для остальных регистров запись-чтение работает правильно?

Ну да, читает вроде правильно, я ведь не знаю что именно записано должно быть в регистрах, но судя по 0 регистру куда я вел запись он считывает то что и записал (хотя должен считывать тоже, только 15 бит ставить в 0)

А сигнал сброс из ПЛИС на PHY снят?

Нет, на phy подается '1' (при единице работает в обычном режиме) думаете в этом проблема?

Сообщение отредактировал Alexey_pashinov - May 13 2014, 13:42

В регистре 2 находится код изготовителя, всегда читается 0x0141, проверьте.

Тут нет проблем, так и должно быть. Единственная проблема с Hard Reset может заключаться в том, что после подачи питания микросхему надо какое-то время подержать в ресете (у нас на одной из плат была такая проблема), но у Вас, похоже, проблема не в этом, т.к. приём работает.
Попробуйте, работает ли loopback через PHY со стороны компа, ещё можно включить в PHY генератор пакетов, если и то и другое работает, то с передатчиком PHY всё нормально. Тогда смотрим ещё раз сечение MAC->PHY.



Попробуйте почитать reg2, должны получить 0х0141 и на reg3 можно чтение mdio потестить (биты 15-10 = 000011, биты 9-4 = 001100).

Спасибо, завтра прочитаю регистры и опробую режим loopback и тогда отпишусь

Еще можете Wireshark применить.

Может немного не в тему, но долго бился с такой проблеммой. При передаче данных с компа на ПЛИС по UDP, пакеты приходили, а если ПЛИС их пытается отправить обратно, переставив МАС, IP и Порт, то до компа ничего не доходит, даже Сниффер ничего не видит. Оказалось все просто, ПЛИС должна была отработать ARP запрос и после этого пакеты стали проходить в обе стороны.

Извините что долго не отписывался, моя ошибка была в назначении пинов, перепутал tx_clk и gtx_clk, естественно передатчик неправильно тактировался и поэтому не работал. После этого все заработало, так же доделал UDP/IP блок, взяв проект с opencores, если кому-то интересны какие-то детали по реализации могу отписаться что и как делал)

Кстати проект 1G eth UDP / IP Stack взятый с opencores гигабитный, интересно было бы узнать как заставить работь UDP/IP на 100 или 10 Мбит/с?