Да нет особой необходимости, интересуюсь в плане расширения кругозора. Реально частоты у меня будут около 200 МГц, поэтому, видимо, всё нормально, как вы подтверждаете. Это вселяет уверенность.

Вообще, предпочитаю не лезть в высокие клоки без настоятельной необходимости. Был опыт (лет 10 назад) разработки проекта на Cyclone I, там сначала один из доменов был 200 МГц, потом по мере усложнения функциональной части, оно перестало лезть по скорости, пришлось снижать, сколько можно. В итоге спустился до 160 МГц, всё вытянул, но воспоминания остались неприятные - бОльшая часть усилий и времени ушла не на разработку функциональной части, а на борьбу за скорость. На каждом шагу конвейерные задержки, мультициклы, где можно, бесконечные эксперименты с оптимизацией (ретайминги, дублирование регистров), подбор seed с запуском Design Space Explorer и т.д. В общем, с тех пор стараюсь выбрать тактовую, чтобы только хватало для реализации целевых задач и было удобно работать (например, 100 МГц - удобно оперировать величиной такта, хотя это, конечно, мелочи), что позволяет спокойно писать код, не думать на каждом шагу об мерах повышения скорости, а думать о надежности, переносимости, расширяемости.

Приём данных по внешнему [относительно] быстрому клоку - случай особый, тут можно и напрячься, выжать сколько надо. Ваша оценка порога получения "устойчивого" решения в 250-300 МГц выглядит весьма ободряюще.

Кстати, 4-5 поколение альтеры вы имели в виду младших (циклоны) или старших (стратиксы)?

Давненько дело было. Но насколько я помню, смотрел таки данные-клок на пинах АЦП, там было в пределах указанного даташитом. На самой FPGA, понятное дело, было не посмотреть, но в теории мне обещали skew по плате не больше 50 ps.

Кстати, в 7 семействах у хилых появилось замечательное переферийное FIFO, предназначенное как раз для того, чтобы принять данные от внешних клоков и перейти на внутренний клок. FIFO_IN зовется, если не ошибаюсь. Новый проект хочу как раз на них сделать.

Скорее 5 арии и стратиксы. Сейчас вот с альтеровского SOC кита на 5 циклоне не могу локальный клок и до 200 МГц дотянуть.

Прошу прощения за задержку (что сразу не задал этот вопрос): это у вас умозрительное замечание или есть какие-то практические моменты, которые указывают на это? И неужто вариант с компенсацией (выравниванием) задержки через PLL не учитывает эффект "плывут задержки"?

Добрый день


По ходу своей работы постоянно сталкиваюсь с необходимостью принять синхронные данные с внешнего устройства. Причён тактовый сигнал как правило заходит на обычную ножку ПЛИС. В результате различных экспериментов я сделал узел автоподстройки тактовой частоты. Получилось решение, которое не зависит от партии ПЛИС, температуры и переразводки ПЛИС. Несколько раз я на этом форуме уже давал ссылку. Вот ещё раз: ctrl_dcm_phase_v8

здравствуйте! мне почему-то представляется, что при таком подходе не обязательно входной клок и выход DCM будут совпадать по фазе. Они могут быть и сдвинуты на 90 градусов, и при этом тоже количество нулей и единичек на выходе триггера будет равным. Поправьте пожалуйста если чего-то не понял