Вот проапдейтился до 14.3.12 и просто в шоке. Эмоции захлестывают. Написал на AltiumLive - тему потерли и правильно сделали, т. к. ... ну невозможно. Сейчас полностью разведенная плата формата A4 переделывалась 5 часов, притом что в предыдущих релизах (примерно до 14.3) все было гораздо проще и быстрее.
Ладно бы там "новые фичи" они внедрили, но когда этот внедреж касается интерактивной трассировки - тут уж извините...

1. Не буду описывать свои мытарства, просто подскажите, если возможно, является в этом билде полигон вообще электрическим объектом? DRC на уже законченной плате выдает кучу сообщений о неразведенной цепи GNDPWR. Проверяю на плате тщательно всю цепь - визуально соединено, местами полигоном. Ранее возможно было КП одной цепи не соединять а просто заливать полигоном и это вроде бы считалось электрическим соединением. Сейчас сплошная ругань на это...
2. Интерактивщик иногда ляпает откровенные КЗ, на правила - плевать. Режим push obst... Drag проводников выполняется так погано, что потом сидишь как дурак переделываешь все вручную...
3. То, что учудили с шириной проводников при переходе с рума в рум вообще ппц. Теперь нормально между комнатами с одной шириной трека не перейти т к в маленьком промежутке между комнатами вставляется сегмент другой ширины (в полном соотв с правилами). Вот только румы то разные и теперь что, придется правила "перехода" писать? Такое хорошо бы работало для рума какой-нить БГА, но для стандартных румов - все усложняется...
4. То, что сделано в DesignRules Clearance - башка наверно не та у меня... Как теперь соотнести эту min clearance matrix с "родными" правилами AD ? Я так понял, хотели поддержать переход юзеров с PADs, но нафига валить все в одну кучу то???

Вобщем, впереди еще две довольно трудных платы формата A4 и я в растерянности... Уже давненько сижу на AD но мое мужество в постоянном преодолении его фич просто тает на глазах...

Хочу знать, я один такой или многие как ежики грызут тот самый кактус?

Ну если не один, то таких немного.
Сообщение такого плана первое

1. является. Просто не забывайте перезаливать перед проверкой.
2. только брошенные Via так могут сделать, а так как было так и осталось
3. Не замечал проблем
4. не нравится-- не используйте. Ставьте все значения в матрице одинаковыми (они автоматом делаются)одинаковыми

Эмоции тут излишне, можно попробовать во всем разобраться)) Для начала про ALtiumLive, где вы писали? Предлагаю обсуждать вопросы тут - http://forum.live.altium-ru.com/forums/una...d#forums/300001

С какой версии вы обновились до AD14.3?

По поводу описанных вами вещей:
1. Странное описание, приложите пример на котором это можно увидеть?
2. Тут есть ряд настроек, которые на это влияют. Во-первых, DXP>Pref>PCB>Interactive Routing, Dragging, там внизу выбираются вариант как таскать Via и Track (Рекомендуется в обоих случаях Drag). Во-вторых, при таскании Via и Tarck в режиме Drag, происходит перестроение соседних трасс, и тут влияет настройка Routing Gloss Effort, на той-же странице настроек. Поставьте Gloss = Strong (Strong требует больше ресурсов, но на мой взгляд удобнее). Если не помогает, тогда нужно видео или картинка того что не так!
3. Также не замечал проблем, можно пример или картинку?
4. Текущая реализация не отменяет использование старой концепции! Сделали более гибко. Конечно немного не привычно, когда есть и запрос и таблица, нужно привыкнуть! Но вообще, в таблице указываете по типу объекта, а поле запроса по принадлежности к группе сигналов или региону платы.

Мне трудно удержаться... Писал сюда: Altium Forum но уже потерли. Два пользователя успели посоветовать почистить кэш и общие настройки. Я пока этого не делал, т. к. считаю что в даном плане все ок. Все версии обновлялись с полным удалением предыдущих и импортом сохраненных ранее настроек.


Прилагаю видео1, т. к. писать довольно долго. И так потрачено 5 часов на переделку готовой платы.


К сож не имею достаточно времени на это, т. к. как-то удалось пробиться сквозь эти тонкости и сделать таки разводку. Объясню словами. На плате есть два рума со своими настройками ширин проводников. Эти румы расположены впритык друг к другу с произвольным зазором скажем 2мм. Так вот, если трассировать из рума в рум, то в этом промежутке правила "старого" рума уже не действуют, а "нового" еще не действуют. А какие действуют??? А те, что лежат на дне иерархии правил ширин проводников. Именно они и применяются. Поэтому из рума в рум в большинстве случаев не удастся перейти с одинаковой шириной проводника. Это все нормально работает тока для рума с одним компонентом типа БГА - там все просто. Какую стратегию определения ширин проводников вы предложите???

Эта реализация просто запутывает пользователя. Привыкнуть не проблема, но привыкать хочется к хорошему. Хорошесть этого подхода весьма сомнительна...

А вот вам и десерт. )))

А чего вы хотели? используйте в правилах тогда условие не внутри ROOM, а пересечение с ним. Правила будут распространяться до первого излома. если их нет в 2 мм зоне между ROOM все пройдет на ура. Если есть-- нужно правило , которое распространяется между ROOM

Как кому. Мне всегда не хватало. Но привык. Теперь рад, что вернули

Если про библиотеки-- то этому десерту старше чем самому алтиуму.
Я уж привык, и не обращаю внимания.


Так как тут увидеть. он может и таким и таким. Только через компиляцию на вкладке листа (все кроме Editor) в режиме просмотра варианта они будут отражены так, как вы настроете

Считаю что данная "реализация" весьма удобна и полезна!!! Правила становятся более гибкие. В одном правиле теперь можно описать сразу несколько "ситуаций", в предыдущих версиях AD приходилось описывать в 2-5 правилах.

Возможно вы и правы. Может я еще не привык. Но в проектах на 500...700 пинов меня все время не покидает ощущение что-то типа " ... пока одни пользователи пишут свои правила, другие просто сразу разводят...". Для супер проектов конечно правила проще написать [наверное] )))...

если просто посмотреть ролик, то... не про библиотеки!

Еще забыл сказать, что именно с версий 14.3.11 и 14.3.12 что-то у меня много трудностей вылезло... Ранее все было довольно беспроблемно.

Скорее все раньше вы их не замечали

Наверняка поэтому. припишите один нолик сзади, или 5 спереди--и не на то нарветесь

Еще хотел спросить. Часто в PCB приходится определять свои классы цепей и структур. Т. е. акромя сгенерированных автоматически из схемы имеем и вручную созданные. Это приводит к рассогласованию схемы и платы, что видно по ECO корректировкам из схемы в плату. Я это устраняю настройками компаратора в свойствах проекта, разрешая соотв extra class differencies. Однако этот путь хорош лишь до тех пор, пока в схему не понадобится внести существенные дополнения/исправления. Тогда автогенерируемые классы приходится перераспределять программе заново, что приводит к ошибкам - ведь некоторые классы "скрыты" настройками компаратора...
Мне приходится в таких случаях снова отменять игнор extra классов, потом аккуратно делать ECO чтоб не удалила вручную сделанные в PCB классы, затем снова перестраивать компаратор на игнор.
Короче, очень неудобно или что-то не так делаю...

Конечно не так. Определяйте классы только в схеме.
И инженер-схематик будет доволен, и конструтор -тополог рад

Владимир, большое спасибо за видео! Очень интересно и доступно!
По поводу удаленного сообщения с форума - я постараюсь выяснить как так получилось.

По первому видео - вижу что что-то не так, но из видео понять не могу, нужен проект. Не могли бы вы его скинуть мне на почту? Конфиденциальность гарантирую! Или можно пообщаться по скайпу.

По второму видео - тоже странно, также нужен проект! Хотя тут больше ясности. Дорожки нолевой толщины, это Track to Track Teardrop (если вы его отключите, проблема исчезнет), у нас было такое на стадии бетатестирования и оно лечилось. Похоже не во всех случаях. Проблема в данном случае в лишних сегментах трассы (в виде точек).

Обратите внимание на шаг сетки = 0.1 мм вместо обычных для меня 0.127. Это мой первый проект, где я забыл переключить сетку и вспомнил про это только в самом конце... Большинство компонентов у меня именно под шаг 0.127 мм . Может где-то опять в недрах альтиума проблемы с округлением...

Посмотрел оба видео.
Много эмоций ( это понятно, сам бываю такой)
1. Смысла показывать все ошибки не было. Достаточно только не разведенных. Тогда было бы легче разгребать.
2. Ошибка и на первом и на втором видео одна и та же, и не имеет отношения ни к PAD (как слышно в тексте в первом) или TEADROP (во втором видео)
У вас исходно в проекте есть эти линии "0" ТОЛЩИНЫ. И их надо найти и удалить.
Как они образовались--- это только вы сами сможете найти покапавшиcь в History
Найти легко, например через панель PCBLIST

Не разведенным показывает именно эти "0" ТОЛЩИНЫ, что видно в видео.
Почему знаю. Возможно к "0" ТОЛЩИНе нельзя подключится. А то что находит такое -- так это более правильно

если удалить (незаливать) полигоны-- эти ощибки продублируютмя и для раздела правил Widht

По поводу зазоров для второго случая.
Теперь Teadrop делаются полигонами, а не TRACK или ARC как раньше.
Отсюда действуют другие правила зазора.

Это действительно так! Но программа не должна была позволить сделать такие вещи, если конечно они не делались преднамеренно.

Что значит не должна. "0" ТОЛЩИНа вполне нормально, если это она имеет свойство КеepOut или лежит на механическом слое. То есть формально она ничем не отличается от толщины 0.00001 мм, которую можно ввести.
Отличие -- первую нельзя выделить наведением указателя, а только через выделение в области или панель PCBLIST и аналогичные другие. Вторую чисто технически можно, сделав максимальное увеличение или настройки привязки.

года 4-5 назад такое попадалось в чужом проекте. День потратил, чтоб найти.
Поэтому понимаю автора.