Добрый день, уважаемые.
При проектировании довольно сложных схем для потоковой передачи данных, возникает большая задержка (TDF) между входом и выходом, особенно если используется несколько ПЛИС. С записью данных (в память) проблем нет, но возникают сложности при чтении: данные приходят не сразу, а через несколько тактов. На потоковое чтение это почти не влияет, а при единичном доступе к определенному адресу серьезно падает скорость.
Как решается этот вопрос? Есть ли такие проблемы в современных системах?

Прошу простить за возможные неточности.
Заранее спасибо.

В конец я запутался. Необходимо подумать... а так: сделаю небольшой кэш внутри MCU и DMA, починю констрейны.

Сообщение отредактировал void F() - Sep 15 2014, 11:35

Когда используется тригир и в SDC задана Fmax, результат понятен. Если фиттер справился - задержка известна с точностью до такта.
А по поводу задания констрейна для схемы без тактового сигнала, я что-то не совсем в курсе о чем Вы пишете. Объясните на пожалуйста на примере.
Пусть есть простая схема pinout_a<=not pin_b. Какие констрейны я могу задать для этой схемы и что мне скажет фиттер, если не сможет их выполнить?

Fmax

Период Fmax не должен быть меньше времени распространения сигнала по логике между триггерами? И, если на самой ПЛИС реализована только логика, то в качестве выходного триггера выступает MCU, а в качестве входного SRAM.
Думаю, я Вас правильно понял.
Тогда ещё надо будет задать задержки pinMCU-to-pinCPLD и pinCPLD-to-pinSRAM, но, что-то мне подсказывает, что ТС их не знает, а если и знает, то не справится фиттер и всё равно придется ставить триггеры в ПЛИС

Тулза нипрокакие тригеры в MCU\SRAM не знает
Если у вас нету тригеров в дизайне - тулза всё равно остаётся "синхронной тулзой"
При этом, как вы догадались наверное, в качестве "синхронных тригеров" выступают теже тригера что и при задании "in\out delay" - т.е. виртуалтьные.

Насчёт учёта внешних PCB задержек pinMCU-to-pinCPLD и pinCPLD-to-pinSRAM в вашем дизайне...вообщето конечно надо и их учитывать ...если конечно вы их знаете
Если при таких констрейнах SP&R не справится - так оно и работать не будет как и у автора этого топика

Ага, вспомнил, читал.



Таким образом, что мы имеем? У TC 2 варианта:

1) попробовать при помощи констрейнов сделать задержку распространения сигналов через два CPLD меньше периода тактовой частоты
2) если пункт первый выполнить не удастся, менять алгоритм чтения/записи, конечно же с потерей производительности.

По поводу 2-го варианта у меня есть мысли, но, думаю, надо дождаться результатов по 1-му пункту.

Обнаружились неполадки с тестовыми платами Очень сильно мешают проблемы с механическими соединениями.

Замеры задержек и т.п. постараюсь сделать завтра вечером.

Надо конечно цифры...но...
Когда речь пошла о наносекундах то, задержки внутри гейтов ПЛИС можно и не учитывать пока (если их правильно законстрейнить то вполне можно сделать меньше CLK), ибо задержки на гейт-пин куда больше (площадь пина 1000мкм, а гейта 500нм соотв. RC в сотни раз больше), а задержки в разёмах и разводке PCB есчё больше.
Нужно бюджет задержек считать......
Может тут реализация на PCB не имеет смысла?
--------------
PS Навсякий случай напомню, что для измерения задержек в пределах +\-1нс полоса осцилографа должна быть 1ГГц ...