Вот такая беда приключилась. Разложил чип DDR3 х16 в трех сигнальных слоях (стакап на рисунке) - TOP, BOTTOM, SIGNAL1. TOP и BOTTOM - данные, SIGNAL1 - адрес/команды. Полигон питания 1.5 вольт лежит в слое POWER2. Выравнивание и зазоры - практически идеальны. Память инициализируется, но при проведении теста памяти постоянно лезут в логи одни и теже ошибки, в тех же местах и на различных платах. Вся пакость сотоит в том, что производитель чипа не дает никакой информации по логам и требованиям к разводке. Пришлось ориентиороваться по рефам и JEDEC стандартам. Затребовал с производителя платы контроль импедансов. Оказалось, что они не делали контроль для внутренного слоя, только для наружних. Учитывая безалаберность китайцев, у меня возник закономерный вопрос - может они смогли перепутать чередование внутренних слоев? У кого нибудь были подобные проблемы ? Запросил документы от производителя. Жду реакции.

И второе. Производитель чипов молчит как партизан и не обяъсняет суть выводов в логи теста памяти (см прилагаемы файл). Какие будут идеи, что они там могут тестировать?

Вот еще полученные результаты после трассировки. Ничего криминального. на первый взгляд, нет. Терминаторы - 56 ом, как и в референсе. Вообще, в референсах трассировка сделана крайне небрежно.

1. PCB 6-layer with controlling impedance, thiсkness - 1,6 mm
2. Single trace impedance - 60 ohms
3. Clocks signal diff impedance 100 ohms
4. Length matching for CLK/ADDR/CMD with tolerance +-0,5 mm. Actual lengths for those traces are 24 mm.
5. Length matching for DQS/DATA/DM lower byte with tolerance +-0,5 mm. Actual lengths for those traces are 18,6 mm.
6. Length matching for DQS/DATA/DM upper byte with tolerance +-0,5 mm. Actual lengths for those traces are 16,1 mm.