Коллеги,помогите найти решение.На картинке вверху изображён обычный интегратор,внизу - его полифазная реализация.Сразу бросается в глаза большое дерево сумматоров по входному сигналу.Как следствие на нужной частоте эта схема в FPGA не работает.Как правильно конвееризировать это дерево сумматоров не нарушая при этом логику работы схемы?Очень мешает обратная связь,она вносит рекурсию...Вообще в принципе это решаемо?

Можно попробовать поставить в каждую ветвь сначала сумматор последних 4-х отсчетов, а за ним простой интегратор.

Look-ahead transformation
Можно посмотреть в
Shoab Ahmed Khan "Digital Design of Signal Processing Systems_ A Practical Approach"

Я такую же задачу решал при реализации полифазного CIC фильтра. Вот тестовая схемка (без оконечного сумматора и интеграторов):

Так как при рекурсии постоянно увеличивается разрядность сигнала после суммирования,то первый сумматор должен иметь настройку точности не Full, а заданную пользователем(например,30 бит).
В первой схеме так и сделано,но лучше будет если суммировать с полной точностью,а после сумматора, перед блоком округления поставить регистр,тогда временные характеристики будут намного лучше.
P.S.: не тестировал как эта реализация будет работать в схеме цифровой обработки.
 integrator.rar ( 34.85 килобайт ) Кол-во скачиваний: 62


Сообщение отредактировал Skryppy - Oct 15 2014, 17:36

Хочу извиниться за долгое молчание не по моей вине.На работе нет интернета,снаряд перебил оптическую магистраль.

сумматор последних 4-х отсчетов, а за ним простой интегратор. Если в каждой ветви будет отдельный интегратор то это будет совсем другое устройство.Должны обрабатываться отсчёты во всех ветвях.


Спасибо,посмотрел.Но,по моему,они рассматривают частные случаи,не понял как нужно действовать для решения любой произвольной задачи(в общем виде).


Вот-вот,мне как раз и нужно сделать полифазный CIC-фильтр. Но по Вашей картинке видно что Вы применяли обычное дерево сумматоров.У меня тактовая частота высокая,этот метод не годится.

Если факторы децимации Вашего CIC фильтра являются степенями 2, то эти статьи могут представлять для Вас интерес

Сообщение отредактировал andyp - Oct 26 2014, 18:26

Спасибо за информацию.
Вот такой получился у меня полифазный интегратор.А эти сумматоры уже конвейеризуются штатным способом.

Я имел в виду примерно то, что у вас в итоге получилось, только предлагал сначала задерживать и суммировать, а потом интегрировать.

А,ясно.Интеграл суммы эквивалентен сумме интегралов,схема линейная.Или в реализации будет какой выигрыш?

По-моему в символьном виде описать преобразования описать гораздо проще. Исходные с добавленной задержкой на такт по всем входам:
outA = Z(Z(inA)+outD)
outB = Z(Z(inA)+Z(inB)+outD)
outC = Z(Z(inA)+Z(inB)+Z(inC)+outD)
outD = Z(Z(inA)+Z(inB)+Z(inC)+Z(inD)+outD)

И перегруппировать outC и outD, исходя из того, что Xilinx 6+ серии умеет складывать тройки в одной цепи переноса:
outC = Z(Z(inA+inB+inC)+outD)
outD = Z(Z(inA+inB+inC)+Z(inD)+outD)
Можно и по двойкам перегруппировать, но получится больше сумматоров и задержка ещё на такт, например, для outD:
outD = Z(Z(Z(inA+inB)+Z(inC+inD))+outD)

Думаю, должен быть, т.к. большую часть схемы займут сумматоры. В моем случае разрядность сумматоров должна быть меньше, а разрядность интегратора всего на два бита больше.

Согласен

Коллеги,тут пришлось реанимировать этот вопрос с небольшой модернизацией.


Теперь на верхнем рисунке нужно использовать не z^-1 , а z^-2 и на нижнем рисунке не четыре фазы а две. Что-то меня сильно смущает чётный показатель степени,не удаётся придумать нижнюю картинку. Сможет ли кто либо помочь?

Нашёл тут ещё немного математики,формулы понятны(правда в них есть ошибка), а как реализовать не ясно.

А что здесь не ясно? 2 параллельных фильтра и суммирование выхода 1-го с задержанным выходом второго.