Всем привет!
Вопрос по разработке SC.
Есть схема нужного мне триггера (С-элемента) с использованием слабых транзисторов. К примеру, пока входные pmos закрыты, потенциал выхода утягивает вниз слабый nmos (скажем, с тройной длинной канала и минимальной ширины). Если хоть один pmos открывается, потенциал уходит вверх. Недостатки этой схемы понятны - сквозной ток, и заваленный фронт. Вопрос в другом. Насколько допустима такая схема на 65нм, и, скажем, 28нм?

Триггер будет использоваться в качестве базового, т.е. фактически как standard cell -повсеместно в дизайне.

Схема такая допустима.

PS. Но вот только есть ли смысл применять это при доступности КМОП схемотехники...

Спасибо!

Не понял только про КМОП схематехнику. Это ведь тоже КМОП?
Я пробовал сравнивать потребление такой схемы, и аналогичной по функционалу обычной логики. Несмотря на сквозной ток, эта потребляет меньше в разы, и меньше по площади тоже в разы. Проблема только в скорости, поскольку переключение в одну стороны быстрое, а в другую контролируется током слабого транзистора, т.е. очень тормозное.

Главный принцип КМОП схемотехники - отсутствие сквозного тока если состояние схемы не меняется.
Вы используете КМОП технологию, но намеренно отказываетесь от КМОП схемотехники. Но если видите в этом выигрыш, то "нет препятствий..." :-)
Я бы, если быстродействие позволяет, использовал бы КМОП с уменьшенным напряжением питания...

Спасибо, понял.
На самом деле я не собираюсь использовать диодное включение транзисторов - слабые транзисторы тоже будут управляться. А значит, сквозной ток будет протекать не при всех комбинациях входов.
Что касается уменьшения напряжения питания, то - идея хорошая, но пока технически сложновата. А вы используете Multivoltage в своих проектах?

Занимаюсь преимущественно аналоговыми и mixed-signal дизайнами. Если для площади и потребления выгодно понижать питание, то делаем это. А в чем сложность? Сделать LDO можно практически на любой КМОП технологии.

Сделать LDO можно, но для проектов на SC с добавлением доменов питания весь маршрут сильно усложняется. Перехарактеризация библиотек, CPF/UPF и т.д. Пока не хочется с этим связываться.

В общем, проектирование библиотечных элементов - это выбор оптимального соотношения между потреблением/быстродействием/(частично площадью).
Жертвуя быстродействием, выигрываем в потреблении.
Не совсем понятно зачем так между различными переключениями перекашивать фронты? Наоборот, при проектировании библ.элементов их стараются максимально выровнять между собой.
А так - делайте, что душе угодно. Но на моей практике, элементы с увеличенной длиной канала в логических элементах иногда проигрывали не только по быстродействию, но и по потреблению из-за возросших паразитов в топологии.
В схеме было все очень хорошо, после экстракции топологии быстродействие иногда падало в 2-3 раза.
И еще, такое неоптимальное соотношение между размерами n и p транзисторов ведет к сильному смещению точки переключения элементов, что значительно снижает помехозащищенность элементов. Для низких напряжений питания - особо актуально.

И в дополнение,
SC - это обозначение в схемотехнике закреплено за switched-capacitor circuits.
Для стандартных библиотечных элементов используют все-таки STD cells.

А в чем принципиальная сложность провести моделирование этой схемы (аналоговое, ну и характеризацию ячейки целиком) на этих технологиях? Хотите просто отмасштабироваться?

KMC
Спасибо! Буду думать.

SM
У меня нет 28нм. Но слухи ходят всякие разные - и об ужесточении рулов, и о фиксированных затворах, которые уже нельзя изогнуть буквой зю. Да и мало ли чего -вот и спрашиваю, вдруг, к примеру, на 28нм нельзя слабые транзисторы делать.
Т.е. Вы попали в точку - не хочется делать элемент, который потом не удастся отмасштабировать. А так, моделирование, топология и характеризация на 65нм - все делаю, получается, работает.

М.б. нельзя только потому, что не будет моделей для моделирования в каком-то диапазоне размеров. В крайнем случае никто не может запретить соединить последовательно нужное количество транзисторов с "разрешенным" размером.

Об этом я тоже слышал, но думается так, что если ОЧЕНЬ хочется (и есть соотв. средства и возможность экспериментировать), то можно, но осторожно. А если надо оставаться в рамках масштабирования, чтобы иметь хотя бы некую уверенность в первой итерации (после масштабирования), и нету возможности моделировать на уровне TCAD, то соединяйте последовательно транзисторы с минимальным W/L из тех и той геометрии, что гарантированы технологами. Да, площади много. Но потреблять будут мало. Но тут Вам, действительно, не с 0.5 на 0.35 переход, тут все куда жестче.

PS
Это мое личное мнение, а так, вообще, тут вопрос еще стоит в оценке риска влипнуть в какие-то непредвиденные обстоятельства, если не быть докой в физических процессах, мешающих классическому масштабированию на тонких технологиях. Поэтому, так как я не сильно посвящен в эти самые недра физики - мой совет был именно такой.

Начиная с 40 нм, действительно, есть особенности по требованиям по ориентации поликремния.
В 28 нм, например, он в должен быть расположен регулярно и в одном направлении в чипе.

А можно уточнить по 28нм:
1. в чем заключается регулярность: шаг затворов везде одинаковый по всей площади кристалла?
2. что с длинной затворов - их можно делать разной длинны, или они тоже все одинаковые? А что с шириной, можно менять?
3. что с контактами, их можно в любую точку затвора или поликремния помещать (с учетом DRC), или тоже есть сетка/ другие ограничения?

И что то я еще слышал, что на 28нм в основном FinFet используется (с которым я пока дело не имел, и чем чреват переход на это, даже не представляю) - так ли это?

FinFET = FF - это 16nm (если говорить о TSMC)
28nm - планарные затворы, поликремний (LP) или HKMG (HPC/HPM/HPL...)