Процессор имеет на борту RGMII. Все его ноги (чисто случайно) заведены на ПЛИС (Спартанчик3Е).
Могу ли я прикинуться МАК-уровнем(по моему так называются микросхемы трансиверы) и получать от проца пакеты ПЛИСом? Пакеты дальше ПЛИСа ни куда не идут, всё варится и крутится в этой сборке Проц-ПЛИС.
То есть, плис должна выглядеть для проца не как "область памяти", а как "сетевое подключение".
Может какие заготовки есть?
Полный стэк не нужен. Думаю UDP-пакетов достаточно, что б без подтверждения... А то и ещё ниже.

даже UDP не нужен, все делайте на мак уровне со своими пакетами.

Это совершенно стандартное включение для бэк-плэйна. В середине - микросхема свитча, от нее радиально линии к платам...

Я правильно понял, что http://iosifk.narod.ru/fast_ethernet2.pdf это как раз, то , что нужно?

И ещё маленький вопрос: у меня на ПЛИС не заведены MDIO (Management Data). Без этого интерфейса я смогу подружить плиску с процессором?

Сообщение отредактировал Trashy_2 - Oct 21 2014, 14:39

По первому пункту - а не помню я в какой статье чего я написал, давно это все было. Но было, это точно...
А по второму, да можно... Только процессор по умолчанию должен поставить свой МАС в режим, соответствующий работе PHY в ПЛИС. А вот если между ПЛИС и процессором хочется погонять какую-нибудь служебную информацию, ну типа ошибок, изменения скорости и пр. То можно сделать эквивалент регистров в PHY...
Кстати, точно такой же режим есть и Микреловских свитчей, когда они цепляются к процессору одним своим портом как PHY...

Сделать можно. Не уверен, что на Спартане, но Альтера Циклон3 точно поддержит. Я делал только в обратную сторону. Не очень понятно только, зачем оно надо.

Параллельную шину разгрузить надо. Там и НАНД висит, и Видео гоним и ещё несколько интерфейсов...
Видео хочу на эзернет перекинуть.

Научился принимать пинг пакет. Выделяю отправителя/получателя, полезный груз заталкиваю в ОЗУ.
Всем спасибо большущее.