Добрый день!

Возник вопрос - нужно на одну шину SPI навесить порядка 25-30 микроконтроллеров, которые будут работать в режиме slave. Мастер будет всего один (тоже контроллер).
Работать они будут цепочкой, т.е. данные вошли в первый MOSI, вышли из MISO и пошли к следующему контроллеру.
Тактироваться все будут от одного источника, так же и как CS у них будет общий.
Так как контроллеров довольно много, то протяженность линии будет довольно большая - порядка 40-50 см, не меньше.
Задержки при обмене данных должны быть минимальные, потому частота тактирования должна быть не менее 12 МГц.

Первую проблему, которую я вижу это нагрузочная способность выводов SCK и CS - решить ее думаю использованием дополнительных буферов с хорошей нагрузочной способностью.
Больше вопросов возникает из-за протяженности линий по плате (емкость проводников и т.п.) - каким образом избежать негативных последствий связанных с этим?

Подскажите пожалуйста какие еще могут быть нюансы и как лучше решать связанные с ними проблемы?

Спасибо!

Моделировать.

А сами микроконтроллеры 12 МГц по SPI тянут?

Да, микроконтроллеры cortex M4 вполне нормально вытягивают такую частоту SPI.


А не подскажете каким образом лучше всего это промоделировать? Специальным софтом (каким?) или на макете?

Выбор большой, от встроенных в САПР симуляторов до "отдельно стоящих". В чем у Вас плата разведена?

Плата еще не разведена, я сейчас разрабатываю схему и мне нужно учесть там разные возможные нюансы...типа поставить дополнительные буферы, терминаторы на линии и т.п.
Потому и возникает вопрос как бы это промоделировать сначала, потому что плату такую изготовить будет недешево стоить и потому не хотелось бы ее переделывать потом.
Плата будет разводиться скорее всего в Mentor expedition.

Каким образом правильно произвести моделирование?

Сообщение отредактировал Pasha_a13 - Nov 10 2014, 13:56

Ну так в менторе же полным-полно всего этого. Перед началом разводки можно оценить приблизительно, разведенное - уже точнее. Скачиваете у производителя IBIS-модели, засовываете все это в гиперлинкс и смотрите. Посмотрите тут раздел ментора, там выкладывали кучу тренингов по гиперлинксу и т.п.

Спасибо! Попробую гиперлинксом промоделировать.
А вообще можете подсказать какие могут быть подводные камни в подобных решениях как у меня?
Просто я до этого не сталкивался с такими скоростными шинами да еще и с таким кол-вом одновременно подключенных контроллеров на эту шину.

а чего не хотите поставить ПЛИС?
ПЛИС собирает данные с 25 SPI и записывает в память, а мастер-контроллер ПЛИС "видит" как внешнюю память и т.о. образом забиравет данные.
Да еще понадобяться пару пинов для флагов типа данные готовы, новая команда и т.д...
мастер-контроллер ПЛИС может давать команды, которые будут размещаться в строго оговоренном участке адресного пространства памяти ПЛИС

А кольцо организовать не хотите ли? Так, как в Википедии нарисовано:

Тогда это будет не одна шина, а у каждой пары своя отдельная.

Да, именно так оно и будет организовано. Я наверное просто некорректно описал все.



Смотрели в сторону ПЛИС, согласен что наверное было бы более правильно именно их использовать.
Проблема в том что с ПЛИС ни я, ни программист не работали и потому время разработки вырастет в нереальные сроки.

ТЗ в личку можете написать - может и помогу....
а так Вы можете тоже намучиться мастер-контроллер может тоже времянку попортить особенно в большой программе (нагруженном процессоре)

Спасибо за предложение!
Однако, к сожалению, нам нельзя привлекать к проекту сторонних программистов.

Я бы с такой схемой не стал связываться. Можно уйти в отладку с головой, и больше никогда из неё не выйти.
На вскидку, проблемы будут такие : во-первых буферы на CS и CLK не будут панацеей, т.к. форма сигнала в линии будет определена в основном её индуктивностью и ёмкостью, тактовые импульсы просто расплывутся в какие-нибудь непонятные то ли колебания , то ли биения. Ну и Вы же всё равно не будете цеплять линию к буферу напрямую, а поставите последовательный резистор 10-100 Ом, как раз для борьбы с дребезгом. Одной мощностью буфера проблему не одолеть. Вы знаете, как выглядит дребезг на фронтах импульсов ? А теперь представьте, что частота этого дребезга начинает расти, что при этом происходит с импульсом и соседними к нему ? А если она попадает в резонанс ? Во-вторых надо не забыть поставить буфер и на MOSI мастер-процессора. Ведь буферы будут создавать задержки, надо их выровнять по всем линиям.

А не хотите ли задействовать по 2 SPI у каждого процессора ? Т.е. один на приём, второй на передачу. И сразу всё просто, никаких мучений.