Передо мной встала задача разработки design rules для связки процессора с единственным чипом памяти DDR3-1066. У меня есть один успешный проект с подобным интерфейсом, там даже память была чуть быстрее - 1333, но правила проектирования тогда я брал основываясь... так сказать не на научном подходе, а на примере других проектов.
Фактически была выбрана точность 5мм для групп адресов и управления, данных и строба. Ну и трассировалось с головой: группы сигналов в одном слое, без разрывов по опорному слою и с правильно рассчитанными зазорами и ширинами проводников (50Ом для микрополосков и 100Ом для диф. сигналов).
Сейчас же хочется выдать требования конструктору на чём-то основанные, а не "вот я так раньше делал и работало" (проектов у меня пока мало, чтобы эти слова чего-то стоили)))
Начал рассмотрение с группы данных. С процесса записи в память. Данные защёлкиваются в память по стробу, значит данные должны быть на входах памяти до поступления на них стробирующего сигнала. Лезу в даташит на память, смотрю время установления данных к стробу - минимум 75пс, а время удержания памяти к стробу - минимум 100пс.
Затем аналогично операция чтения, то есть смотрю тоже самое, но со стороны контроллера, допустим там такие же значения.
Беру наименьшее значение из времени установления при чтении и записи - 75пс, делю на скорость распространения в данном стекапе - вот и требуемая точность в мм (аж 11мм получается, если считать исходя из скорости 6.7пс/мм), но в общем-то думаю выравнивать по времени, а миллиметры уже пусть софт считает.
Аналогично смотрю на группу по управлению.

Столь простой подход вообще правилен, имеет право на жизнь? что можно уточнить?

в стандарте куча всего, я прям не могу как-то его сразу охватить, поэтому буду благодарен за подсказки.

Мне кажется тут нужно учитывать и задержку внутри чипов, не только на самой плате. 11мм для данных - как-то неоправданно много. Вы посмотрите рекомендации от Freescale или Micron, там есть значения.

Еще нужно джиттер учитывать. Он ваши 11 мм и сьест...

Причём в даташите процессора про это должны быть комментарии. По моему опыту требования к трассировке сигналов в описании процессора более жёсткие, чем в описании DDR3.
Ну и, насколько мне позволяет склероз, длина проводников пАры DDR_CK должна быть больше, чем длина всех остальных.

В прошлом своём сообщении я допустил ошибку - посмотрел время установления для DDR3-800, а не для DDR3-1066. Правильное значение 25пс, то есть по моей методе допуск уже не 11мм, а 25/6.7=3.7мм.

А можно тут чуть подробнее?
Если рассматривать ту же группу сигналов (DQS-DQ) при записи, то есть когда контроллер генерирует DQS по переднему фронту CK и выставляет его по центру DQ.
В datasheet на память для моего случая указано значение Clock Period Jitter -90пс...90пс. Так как CK также генерируется контроллером, то правильно ли я понимаю, что фактически эти цифры - это требования к контроллеру? То есть tJIT(per) не должно превышать этих значений. Например у моего контроллер tJIT(per) -50пс...50пс.
В таком случае я в тупике: в следствии девиации CK строб данных DQS может плавать в диапазоне большем, чем требования по времени установления... то есть выравнивай не выравнивай - по этой логике запись всё равно может не осуществится.
Можно ли утверждать, что источник джиттера это PLL контроллера, и как следствие джиттер в равной степени оказывает влияние и на CK, и на DQS, и на DQ?

Нет. Внутри памяти есть DLL который делает тактовые сигналы для выводов DQ. Этот DLL имеет свой джиттер относительно CK.
ИМХО лучше не гадать, а считать по примеру. Uree давал ссылку на рекомендации - посмотрите по ссылке примеры на 18 стр и дальше.
http://electronix.ru/forum/index.php?showt...t&p=1063195

Помогите пожалуйста советом.
Мне предстоит разводить плату с ДДР3. Будет что то на подобие PicoZed, но с радиочастью и на гибридноой плате (с одной стороны будет Rogers). Так же плата будет уже, но длиннее. Сейчас вопросы вызывает стек слоев и расчет волнового сопротивления. В файле PicoZed_7010_7020_Rev_C_PCB_Layout
приведена послойная топология. Меня смущает расположение вместе пары слоев с проводниками с контролируемым импедансом. Например слей 3 опирается на землю слоя 2, за тем идет слой 4, который опирается но порезаные полигоны питания, и так же с другой стороны. Возникает вопрос можно ли так делать и как расчитывать проводники с ВС в таком стеке? Считаю обычно в поляре. Например можно ли указать что для слоя 4 будет опорным слой питания и как на него подействует сигнальный слой 3 и земля второго слоя?
Так же есть вопрос по монтажу BGA корпусов на роджерс. Не будет ли с этим проблем? И если разводить часть цепей к ДДР3 по роджерсу сверху, то нормально ли это будет соглосовываться с проводниками в FR4? Понимаю что у роджерса другая диэлектрическая проницаемость и что это надо учесть в расчете.
За ранее спасибо!

Господа, пытаюсь разобраться как развести DDR3 и IMX6. Штудирую "Hardware Development Guide" на IMX6.

В нем сказано, что для 4 чипов памяти можно использовать T-топологию и даны рекомендации по длинам для разных групп цепей:


например, сказано, что клоки можно делать настолько короткими насколько это возможно, и что длинна клока не должна превышать 2.25 дюйма, при этом в примечании сказано, что рекомендована как раз длинна 2.25 дюйма.

далее приведен пример разводки:





Из таблицы 3.5 следует, что клоки имеют длину приблизительно 2.1 дюйма. При этом из топологии видно, что клоки можно было сделать существенно короче и что диф. пары удлинены умышленно. Подскажите пожалуйста зачем это сделано?

На вскидку, идеология разводки DDR такая, что прокладывается замая длинная в группе трасса, а потом уже пляшут с выравниваниями от ее длинны, посмотрите, а нет ли в Вашем проекте такой трассы, которую уже нельзя укоротить?

Нехорошо опираться на порезанные полигоны питания. Аккуратнее с этим. Следите за возвратными токами.

А проводники по роджерсу вполне нормально согласовываются с проводниками в FR4.
Монтаж BGA на слой роджерса тоже вполне нормально выполняется.
Удобнее, конечно, когда структура платы симметричная, т.е. роджерс на топе и роджерс на боттоме,
а внутренние слои FR4.
Тогда плата хотя бы не будет коробиться, а коробление может оказать влияние на качество монтажа BGA.

Вопрос к производителям плат. При разводке DDR3 рекомендуются (см. например, http://www.xilinx.com/support/documentatio...-pcb-design.pdf ) сегменты печатных проводников в районах BGA вести линиями порядка 0,1мм и волновым ~50 Ом, а на остальной площади линиями до 0,15мм и волновыми 36 - 40 Ом. Использованием каких препрегов этого можно добиться на наружных слоях? Если брать совсем тонкие перепреги, что то типа 106 (0,05мм) или 1080 (0,066мм) то по волновым проваливаемся под 50 Ом уже на толщине проводника 0,1 мм, а уже следующая градация толщин препрегов, это 0,1мм (3313) - 0,12мм (2116) дают для проводников 0,15мм - 0,1мм волновые - 50 - 60 Ом. Существуют ли толщины препрегов в интервале от 0,05мм до 0,1 мм?

Вы уже сами ответили на свой вопрос: препрег 1080 толщина порядка 65-75 мкм, в зависимости от наполнителя. Также 3313 может дать толщина диэлектрика менее 100 мкм.
Плюс надо понимать, что толщина исходного препрега - это одна величина, а толщина диэлектрического слоя после прессования - другая.
Я бы не цеплялся за ширину проводника в 100 мкм, а попробовал бы поиграть шириной.
Также, чтобы производитель гарантировал вам унифицированное производство с учетом закупки материала на долгий срок (например, 2-3 года), надо финансово гарантировать большие объемы заказов на этот срок. Иначе, вы можете получить разные варианты исполнения даже у одного производителя.
Я тут сделал расчёт в Si9000: при Dk=4, при наличии маски толщиной порядка 15-25 мкм, а также при толщине диэлектрика порядка 100 мкм сопротивление проводника шириной 100 мкм будет около 63 Ом. Вариант: уменьшить толщину диэлектрика до 65 мкм (вариант 3313, с приличной усадкой после прессования), получаем около 50 Ом. Кстати, при тех же параметрах для проводника шириной 150 мкм расчёт даёт порядка 41 Ом.

Например:


При искомых 100мкм проводнике 50Ом и 150мкм - около 40Ом.
или:


Тут конечно не 100мкм проводник при 50Омах, но близко...
Материалы, естественно, разные.
Разные материалы (разные производители или группы материалов одного производителя), соответственно, и разные толщины препрегов (даже одного типа), разные проницаемости.

Да. Но немного.
Материал FR408:


Материал S1000:

Материал TU-768:

Материал IT-180A:

С другими материалами не работал - не скажу.

Спасибо за информацию, а то я уже думал, что в диапазоне толщин 65<T<100 ничего нет и не понятно как волновые подгонять.

Всем день добрый.
Чего то вопрос возник, а разве можно закладывать один лист препрега? Раньше насколько я помню было ограничение не менее двухсмежных слоёв препрега. Или зависит от насыщенности рисунка и толщины меди и технологии продвинулись вперёд и я немного отстал от жизни?