Цитата
1) (По вашему опыту) Нарезка проекта на такое количество блоков в том числе мелких и их последующая плотная компоновка действительно дает сильный выигрыш ?
Да. Мой опыт показывает что так разводится лучше.
Цитата
2) Как быть с сохранением порядка данных на приемной стороне в случае перезапроса пакета на одном из буферов ?
Порядок обязательно сохранятся. Например если произошла такая ситуация - возникла ошибка в буфере 1, а буферы 2 и 3 приняты правильно. То будет ожидание правильного приёма в буфер 1. А после запись в выходное FIFO буферов 1,2 и 3 в правильном порядке. Для этого кстати работа с линией ведётся на частоте 156.25 МГц, а работа с FIFO на частоте 250 МГц.
Один из тестов в модели формирует как раз такую ситуацию. Возникает ошибка при передаче буфера и видно как сначала выдача данных в выходное FIFO задерживается, зато потом несколько буферов передаются очень быстро.
Цитата
3) Если ошибки возникают и требуется перезапрос, а ацп остановить нельзя все равно рано или поздно на передающей стороне возникнет переполнение, и данные потеряются, тогда зачем их перезапрашивать в данный момент ?
или скорость обмена плис-плис заведомо гораздо больше скорости получения данных с ацп ? тогда 2,3 отпадают.
Конечно между АЦП и линией должно быть FIFO которое компенсирует задержку на переповтор. И конечно должен быть запас по скорости.
PROTEQ разрабатывался с учётом уменьшения времени на переповтор, что позволяет снизить требования к входному FIFO и к запасу скорости.
Мне кажется, что это удалось.
Вышла моя статья на habrahabr про PROTEQ, Вот хочу похвастаться
Dec 8 2014, 07:27
