Подскажите, куда переехала менторовская UVM cookbook? FTP прошарил - нашел только примеры кода от этой книги.

pub/DOC/Mentor (если, конечно, про местный FTP речь)

Спасибо =)))

P.S. Эту книгу неплохо бы еще в /pub/BOOKS/Verilog/SystemVerilog закинуть

Может быть нужно кому-нибудь:
Uvm Cookbook от mentor 13-го года
/upload/DOC/Uvm

Есть у кого-нибудь вот такая книга по UVM:

Advanced Verification Topics Paperback – January 3, 2012
by Bishnupriya Bhattacharya (Author), John Decker (Contributor), Gary Hall (Contributor), Nick Heaton (Contributor), Yaron Kashai (Contributor), Neyaz Khan (Contributor), Zeev Kirshenbaum (Contributor), Efrat Shneydor (Contributor)
?

Спасибо!

А есть ли у кого книги как писать TLM-модели на systemverilog с использованием/без использования UVM?

Если учесть что UVM вырос из сращивания OVM и VMM, то книги Janick Bergeron "Verification Methodology Manual for SystemVerilog" и Mike Mintz "Hardware Verification with SystemVerilog. An Object-Oriented Framework" должны подойти. Еще, если учесть что эти выросли на основе менторовской AVM, то неплохо прочитать документы от ментора на эту тему. А по самому UVM уже есть два учебника, в том числе один от авторов

На сайте accellera есть юзер гайд и референс по UVM, а на сайте testbench.in есть куча лаб и основ применения.

Не подскажите, где бы можно было приобрести/скачать книгу Verification Methodology Manual for SystemVerilog?
Я так понимаю, для освоения верификации проектов ПЛИС на SV и UVM - это хорошая вещь. Или что другое посоветуете?

Ereminem, вторая страница гугла
http://vdisk.weibo.com/s/aCH4qrkah4ecZ

Нажать синюю кнопку с пиктограммой скачивания.

Идеи VMM действительно вошли в UVM, но в основном UVM основан на OVM (Open Verification Methodology). Книга хорошая, полезная. Но для другой области

"... И обсуждение тонких моментов синтаксиса."

Почему-то можно:
assign a=b, c=d;
но нельзя:
always_comb a=b, c=d;
а только:
always_comb begin a=b; c=d; end

Есть какой глубокий смысл в таком ограничении ?

Сообщение отредактировал Leka - Nov 11 2016, 15:41

Думаю, это связано с тем, что оба присваивания a=b и c=d в assign выполяются параллельно, а в always_comb сначала выполняется присваивание a=b; затем c=d. В данном случае с точки зрения результата присваивания разницы нет, но с точки зрения трактовки данных конструкций симулятором есть большая разница.

Сообщение отредактировал Fitc - Jan 6 2017, 15:21

Вышла новая книга RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design.
Буду премного благодарен, если кто даст ссылочку.

А вообще хотелось бы печатный вариант, но дешевле будет самому распечатать, чем у буржуев покупать за 120 долларов...

Вопрос к знатокам, кто знаком с интерфейсом UNI/O. Подскажите как сформировать последовательность импульсов и считать данные с микросхемы 11AA02E48. Пытаюсь написать на SystemVeriloge, но не получается, непонятен сам принцип формирования последовательности и считывания. Есть наброски кода, но даже не знаю стоит ли их скидывать.

Сообщение отредактировал JNAD - Sep 2 2017, 17:52