Xilinx, кстати, не рекомендует использовать такое отключение клока, а вместо этого использовать входы CE.

Xilinx® recommends that you use the CLB clock enable pin instead of gated clocks.
Gated clocks can cause glitches, increased clock delay, clock skew, and other undesirable
effects. Using clock enable saves clock resources, and can improve timing
characteristic and analysis of the design.
If you want to use a gated clock for power reduction, most FPGA devices now have a
clock enabled global buffer resource called BUFGCE. However, a clock enable is still the
preferred method to reduce or stop the clock to portions of the design.

Сообщение отредактировал Opex - Jan 26 2015, 15:18

Это где они находятся?

В триггерах всяких, и т.д.
Просто рекомендуется писать

if (enable) begin
...
end

если нужна отключаемая часть схемы, а что и как там конкретно отключится - среда сама разберется.
Почти то же самое, что и ресет, только просто на паузу ставится. Поддерживается аппаратно, дополнительных ресурсов не потребует, трассировку дополнительно не усложнит.

Обратно не понял. Если так написать, то это получится обыкновенный DV-триггер на базе D-триггера плисочного, и эта DV логика потребует ресурсов.

Что такое DV-триггер?

А это синтезируется, скорее всего, в подачу сигнала "enable" на вход CE "обычного плисочного триггера", а на вход его данных будет подано то, что внутри этого условия описано.

Если V == 1, триггер работает как обычный D, если V == 0, хранит своё состояние. Как-то так:


CE это который вот этот?

Кстати да, этот вход давно мне покоя не даёт. Где-то слышал или читал, что это разрешение клока. Но это разрешение надо подавать синхронно клоку или необязательно? И как к нему достучатся из верилога? Что-то мне подсказывает, что одним таким условием не обойдёшься, скорее всего надо ещё и настройки компилятора крутить.

Достучаться, как и написано выше

Судя из приведённого текста (к стати, дайте плиз линк на исходник), наоборот, хилинх рекомендует использовать именно такой глобальный тактовый буфер с входом разрешения.

Да, подавать надо с соблюдением Tsu и Th, но это проследит сам разводчик. Как достучаться - установить этот триггер в виде примитива (модуля) (для LatticeXP2, например, так - FD1P3AY ff_inst (.D(data), .SP(en), .CK(clk), .Q(data_out) ). Название примитива и имена портов следует смотреть в хелпе на конкретное семейство ПЛИС. Так как, используя условие в верилоге, синтезатор заведет его на CE только в том случае, если это будет выгоднее других способов по взвешенной оценке всех критериев оптимизации. Для того же Lattice, например, оно начинает пользоваться CE тогда, когда достаточно много триггеров его использует, так как CE, как и резеты, могут быть подключены к вторичным глобальным линиям, которые экономят ресурс разводки для сильно разветвленных сигналов.

Точно так же, как и подавать данные на D вход.
Могу даже предположить, что CE на самом деле не затрагивает тактовый сигнал никак, а манипулирует именно с данными. Можно влезть в структуру триггера и разобраться.

В среднестатистическом триггере затрагивает именно клок. Так как один элемент 2И-НЕ, нужный для реализации CE по клоку, это 4 транзистора, а 2-2И-ИЛИ + 1 инвертор, что надо для реализации по данным, аж считать лень сколько.... (на вскидку где-то 14 штук)

Книжка есть - Пухальский, Новосельцева. Цифровые устройства.
Там можно почитать, что да как.

Есть куда более точные источники - например SPICE модели стандартных ячеек из технологических библиотек. Если не лень читать схему в виде SPICE описания, я выложу. У меня есть в запасе и те, где клок отключают, и где данные коммутируют аналоговыми ключами, первых больше, чем вторых.

PS
Хотя, извините, нет, не выложу. NDA, черт бы его побрал.

Вы прочитали невнимательно.
ug626 - Synthesis and Simulation Design Guide.

Проблематично, слишком много таких триггеров.